Устройство контроля ошибок линейных регенераторов Советский патент 1988 года по МПК H04B3/46 

Вх

J1

оа.

00

ел

Изобретение относится к электросвязи. Цель изобретения - уменьшение времени обнаружения одиночной ошибки. Устр-во содержит эл-ты 2 и 3 памяти, диф. усилитель 4, формирователь (Ф) 5 битовой ошибки. Введены сумматор 1, дешифратор 6 уровня сигнала, п цепей, каждая из к-рых содержит интегратор 7, компаратор 8 и одновибратор 9. В эл-тах 2 и 3 происходит накопление уровней в зависимости от приходящего сигнала.По перепаду напряжения на выходе компаратора 8 и соответствующем одновибра- торе 9 будет сформирован полож. импульс. Этот импульс, пройдя через сумматор 1, к-рьй выполняет роль объединяющего звена, поступит на Ф5. В Ф5 происходит формирование импульса по амплитуде и длительности, к-рым производится установка эл-тов 2 и 3 в исходное состояние. 1 ил. (Л

Устройство относится к электросвязи и может быть использовано в регенераторах цифровых линейных трактов цифровых систем передачи информации, в измерителях потерь достоверности при передаче, а также в устройствах телеконтроля.

Цель изобретения - уменьшение времени обнаружения одиночной ошибки.

На чертеже представлена структурная электрическая блок-схема устройства контроля ошибок линейных регенераторов.

Устройство Содержит сумматор 1, первый 2 и второй 3 элементы памяти, дифференциальный усилитель 4, формирователь 5 битовой ошибки, дешифратор 6 уровня сигнала, п цепей, каждая из которых содержит интегратор 7, компаратор 8 и одновибратор 9.

Устройство работает следующим образом.

С прямого и инверсного выходов решающего устройства контролируемого регенератора (не показано)сигналы поступают на входы элементов памяти 2 и 3, где происходит накопление уровней в зависимости от приходящего сигнала. В дифференциальном усилителе 4 сигналы вычитаются, т.е. на его выходе формируется сигнал,пропорциональный текущему значению цифровой суммы (ТЦС). В дешифраторе 6 происходит анализ сигнала ТЦС таким образом,что при нахождении сигнала ТЦС в i-уров- не на L-M выходе дешифратора 6 появляется сигнал 1. Таким образом, на i-M выходе дешифратора 6 частота появления 1 пропорциональна часто- те появления i-ro состояния в сигнале ТЦС. На выходе соответствующего интегратора 7 устанавливается напряжение, пропорциональное частоте появления i-уровня ТЦС. При безошибоч- ной работе регенератора это напряжение не изменяется, так как частота появления i-ro уровня меняется незначительно. На выходе соответствующего компаратора 8 сигнал тоже не меняет

ся. При появлении ошибки регенерации

ВШИПИ

Заказ 1423/54 Тираж 660

Произв.-полигр. пр-тие-, г. Ужгород, ул. Проектная, 4

Q

0

5 0 0

0

происходит перераспределение частости появления уровня на выходе дешифратора 6, в результате чего изменяется частота появления 1 на i-м выходе дешифратора 6. Поэтому изменяется напряжение на выходе соответствующего интегратора 7 и происходит срабатьтание соответствующего компаратора 8. По перепаду напряжения на вькоде компаратора 8 в соответствующем одновибраторе 9 формируется положительный импульс. Этот импульс, пройдя через сумматор 1, который выполняет роль объединяющего звена, поступает на формирователь 5 битовой ошибки. В формирователе 5 происходит формирование импульса по а.мплитуде и длительности, которым производится установка элементов памяти 2 и 3 в исходное состояние.

Формула, изобретения

Устройство контроля ошибок линейных регенераторов, содержащее формирователь битовой ошибки, первый элемент памяти и последовательно соединенные второй элемент памяти и дифференциальный усилитель, другой вход которого соединен с выходом первого элемента памяти, вход которого является первым входом устройства, вторым входом которого является вход второго элемента памяти, отличающееся тем, что, с целью уменьшения времени обнаружения одиночной ошибки, введены сумматор, дешифратор уровня сигнала и п цепей, каждая из которых содержит последовательно соединенные интегратор, вход которого является входом цепи, компаратор и одновибратор, выход которого является выходом цепи, выходы п цепей через последовательно соединенные сумматор и формирователь битовой ошибки подключены к входам первого и второй элементов памяти, а выход дифференциального усилителя через дешифратор уровня сигнала подключен к входам п цепей.

Подписное