Устройство ассоциативного кодирования и объемного сжатия информации Советский патент 1988 года по МПК H03M7/00 

ТЕ

Т

гз

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки информации, получаемой в многодатчи- ковых экспериментах.

Цель изобретения - повышение 6f,icT родействия устройства.

На фиг.1 изображена функциональная схема предлагаемого устройства; на фиг.2 - блок памяти; на фиг.З - первый селектор кода; на фиг,4 - второй селектор кода; на фиг,5 - третий селектор кода; на фиг,б - первый формирователь импульсов; на фиг.7 второй формирователь 1- Мпульсов; на фиг.8 - блок управления; на фиг.9 - блок преобразования кодов„

Устройство содержит блбк 1 памят первый 2, второй 3 и третий 4 селекторы кода, счетчик 5, первый 6 и второй 7 формирователи импульсов, первый 8, второй 9 и третий 10 шифраторы, триггер 11, блок 12 управления, блок 13 преобра- эования кодов, блок 14 ктгочей, элемент И 5, первый 16 и второй 17 элементы задержки, вход 18 начала цикла вход 19 конца цикла, вход 20 сброса, ; актовый вход 21 j, информационные вы- ходы 22, первой 23, второй 24 и третий 25 управляющие выходы.

Блок 1 памяти содержит запоминающий модуль 26, первую 27 и вторую 28 группы ключей, дешифратор 29, переключатель 30, первый 3J и второй. 32 одновибраторы, элемент РШИ 33,элемент 34 задержки, первые 35, вторые 36 и третьи 37 , четвертый вход 33, первые 39, вторые 40 и третий 41 выходы.

Первый селектор 2 кода содержит триггеры 42 группы 43 элементов НЕ, первую - группы 44 - 48 эле- ментов И;, первую 49 и вторую 50 группы элементов ИЛИ, резистор 51, источник 52 постоянного напряжения, первые входы 53, второй - четвертый входы 54 - 56, первые выходы 57, второй выход 58, третьи выходы 59, четвертый 60 и пятьй 61 выходы, I

Второй селектор 3 кода содержит триггеры 62, первую - четвертую груп пы 63 - 66 элементов И, группу 67 элементов ИЛИ, группу 68 элементов НЕ, первый 69 и вт орой 70 резисторы, источник 71 ностоянног о напряжения,

nepBfiie нходы 72, второй - четвертый входы 73 - 75, первые выходы 76,, второй 77 и третий 78 выходы.

Треггий селектор 4 кода содержит одновибратор 79, элемент НЕ 80,триггер 81, первый 82 и второй 83 элементы ИЛИ, первый - четвертый элементы И 84 - 87 выделитель 88 положительного перепада, первый - четвертый формирователи 89 - 92 задержанных импульсов, первые входы 93, второй - седьмой входы 94 - 99;, первый - пятый выходы 100 - 104,

Первый формирователь 6 импульсов содержит элемент И 105, одновибратор 106, элемент 107 задержки, первый 108 и второй 109 входы, первый - третий выходы 11 О - 1i 2.

Второй формирователь 7 импульсов содержит элемент И ПЗ, элемент ИПИ 114, первый 115 и в-з-орой lib элементы задержки, первый ретнй входы 117- 1 19 и выход 120.

Блок 12 управления содержит первый - третий триггеры-12 - 123, первый t 24 и второй 125 формировагелк задержанных импульсов, первый 126 к второй 127 элементы ИЛИ, лервый 128 и второй 129 элег 1енты И, первый - седьмой входы 130 - 136$ пер1;ый - седьмой выходы 37 - 143.

Блок 13 преобразования кодов со-- держит группу 144 элементов i-lTlH, элемент И 145, первый - четвертый сумматоры 146 - 149, первук; 150 и вторую 151 группы элементов И., первый 152 и второй 153 регистры, нефвые - третий выходы 160-162.

Запоминающий модуль 26 может быть выполнен на любых элементах памяти условно составляющих куб памяти, содержащий матрицы, состоящие из строк. Первые и вторые вкоды модуля 26 являются адресными входами соответственно строк к матриц. Трет5-га вход является входом чтения элементов предварительной индикации наличия информации, содержащихся в ка;кдой строке модуля 26. Первые и BTOpije выходы модуля 26 соответствуют выходам строки и выхода М матрицы.

Группы 43 и 68 элементов НЕ и группа 66 элементов И (фиг.З и фиг.4 выходы которых через соогветствутощиз резисторы 51;. 69 и 70 подключены к источникам 52 и 71 посто.янного напряжения, выполняют функц1-Ш) элементов БЫСТРОЕ ИЛИ.

(диопиГ рачор 79 (ifinr.5) может быть выполнен на э.иемеи Г е ИЛИ 163, элементе 164 задержки и триггере 165,

Устройство работает следующим образом.

С поступлением импульса начала 1дикла на вход 18 (вход 131 блока 12) с единичного выхода триггера 121 (выход 1ЛЗ блока Г2) подается потенциал в блок 1Д для прерьшания чтения слов на внешнее регистрирующее устройство. Этим же потенциалом через .элементы ИЛИ 126 и И 128 устанавливается в единичное состояние триггер 122, разрешающий (блокирующий) запуск МЭЯФ по потенциалу, снимаемому с его прямого выхода (выход 137 блока 12 - выход 2Д устройства), Сра- батьшанием МЭЯФ происходит запись его информации по выходам 22 в элементы памяти модуля 26, а на вход 20 устройства (вход 133 блока 12) пос- тзшает сигнал, запускающий формирователь 124 и сбрасывающий в исходное состояние триггер 122, запрещающий дальнейщие запуски МЭЯФ на время вывода информации из блока 1 памяти, Через время задержки формирователя 124, равное окончанию в МЭЯФ нестационарных процессов, подается сигнал сброса в- исходное состояние селекторов и счетчика 5 и на вход 119 формирователя 7, с выхода которого поступает сигнал записи единицы в триггер 11 и счетчик 5, обеспечивающий через дешифратор 29 и ключи 28 выбор для вывода данных первой матрицы модуля 26 в блоке памяти. Одновременно этот сигнал с выхода формирователя 7 подается на вход элемента 16 задержки, формирующего задержанный импульс запуска на вход одновибратора 31 для.чтения данных с элементов пред варительной индикации наличия информации первой матрицы модуля 26 на вхо ды триггеров 42 селектора 2. При этом (из-за постоянного наличия на выходе одновибратора 106 формирователя 6 высокого потенциала), в селекторе 3 автоматически происходит вьщеление первого со стороны младших разрядов разряда со значащей ин1}юрмацией. Потенциал с выхода этого разряда сразу же поступает на входы 35 блока для чтения данных выбранной строки и на входы шифратора 9. С выходов шифратора 9 по переднему фронту сигнала через «эле14Я/4

мент ИЛИ 33 запускается одновибратор 32 и через элемент 34 задержки открывает соответствующий ключ 27, благодаря чему начинается чтение данных отселектированной строки на селектор 2, В селекторе 2 из-за постоянного наличия на выходе 100 селектора 4 (выход одновибратора 79)

10 автоматически происходит вьщеление сигналов с разрядов, содержащих крайние единицы первого со стороны Младших разрядов кластера, записанного в селектор 2.

15 В результате этого потенциал с разряда AJ выходов 57 в селекторе 2, соответствующего младшей единице кластера, поступает на соответствующий ему вход шифратора 8, ас разряда R:

20 выходов 59, соответствующего разряду, содержащему старшую единицу кластера,- на вход шифратора 10,

Для получения значения, соответствующего числу соседних единиц в клас25 тере, численно равному разности В - А|, выходы шифратора 10 подключены к входам уменьшаемого сумматора 146, блока 13, а выходы шифратора 8 - к входам вычитаемого этого же суммато30 ра 146,

Для получения значений, соответствующих координатам середин кластеров,

. Bj - Af численно равных AJ+ , выходы

35 шифратора 8 через группу 144 элементов ИЛИ подсоединены и к входам первого слагаемого сумматора 149 блока 13, к входам второго слагаемого которого со сдвигом на один разряд в сторону

40 младщих разрядов подключены выходы сумматора 146, которые для -случаев объединения числа соседних единиц расчлененных кластеров без сдвига подключены также к входу первого сла45 гаемого второго cyMNtaTOpa 148, дублирующего при отсутствии данных на входах второго слагаемого содержимое сумматора 146,

Таким образом, в результате выпол50 нения вышеизложенных, операций оказалось подготовленным к выводу слово, состоящее из номеров матрицы, строки, координаты середины кластера и числа соседних единиц в кластере, соответ55 ственно содержащихся на выходах счетчика 5, сумматоров 147, 149 и 148, Сигнал готовности этого слова к выводу формируется по цепи: шифратор 10,

5l-i

элемент ИЛИ 82 селектора 3, выделитель 88 положительного перепада, эле

менты И 87 и ИЛИ 83 -и S-вход триггера 123 блока 12.

С установлением триггера .123 в единичное состояние деблокируется элемент И 129, пропускающий очередной тактовый импульс со входа 136 блока 12 (вход 21 устройства) на вход стробирования (чтения) селектора 2 для чтения подготовленного слова на внешнее регистрирующее устройство, и на вход формирователя 125, выход которого подключен на входы сброса триггеров 11 и 81 в селекторе 4 и вход элемента ИЛИ. 127 блока 12, с выхода 139 которого он подается на вход 55 селектора 2 для сброса разрядов выведенного кластера, R-вход триггера 123 и на вход 97 запуска входного одновибратора 79 (входы элемента ИЛИ 163 и элемента 164 задержки) селектора 4.

В результате этого происходит бло- кировка работы элемента И 129 и сброс данных выведенного кластера, а с окончанием срабатывания одновнбрато- ра 79 осуществляется выделение в селекторе 2 данных очередного кластера Если единица этого кластера не будет содержаться в последнем тридцать втором разряде селектора 2 то вывод его данных произойдет в вышеописанном порядке. Далее, если этот кластер в селекторе 2 будет последним, то после его сброса происходит его очистка от информации, а сигналом с выхода схемы 58 деблокируется элемент И 105 формирователя 6, который про- пускает с выхода элемента 07 задержки сигнал селективного сброса, поступающий также на вход 74 селектора 3 и вход запуска одновибратора 106.

В результате этого происходит сброс в о разряда селектора 3, соответствующего строке, вывод данных которой завершен, и осуществляется выделение очередной строки (разряда) со значающей информацией и чтение ее данных на селектор 2 в порядке, описанном выше.

Однако при распределении единиц кластеров на границе двух соседних строк порядок работы устройства нес- колько изменится. Первыми признаками распределения единиц на границе двух соседний строк является одновремен

5 0 0 5

0

5

5

846

ное наличие сигналов на выходе 78 селектора 3 и на 15ыходе 60 селектора 2. При этом открывается элемент И 84 в селекторе 4 и устанавливает в единичное состояние триггер 81, потенциалом нулевого выхода которого блокируется элемент И 87, а сигналом с .единичного выхода подгота зливаются к работе элементы И 85 и 86 .и деблокируется элемент И 145 блока 13, управляющий вычитанием единицы из сумматора 147, Одновременно-с установлением в единичное состояние триггера 81 запускается формирователь 89, который вырабатьшает сигнал стробирования на входы групп 150 и 151 элементов И блока 13 для перезаписи данных первой половины кластера с выходов сумматоров 149 и 146 в регистры 153 и 152. Затем сигнал через необходимую для перезаписи задержку формирователя 90 через элемент ИЛИ 127 блока 12 подается на R-вход триггера 123, вход одновибратора 79 и вход 55 селектора 2,

В результате этого в селекторе 2 сбрасьшаются в О разряды, содержащие первую часть соседних единиц кластеров,.а в селекторе 3 через задержку элемента 107 осуществляется выделение соседнего разряда с информацией и чтение с соответствующей ему строки данных в модуле 26 на селектор 2 в вышеописанном порядке-.

При этом, если кластер действительно оказался расчлененным, то появляется высокий потенциал на выходе 61 селектора 2 и осуществляется дебло- кировка элемента И 86, а через элемент НЕ 80 - блокировка элемента. И 85 в селекторе 4.

В результате этого сигнал готовности числа к выводу, вырабатьшаемый в вышеописанном порядке выделителем 88, через элемент И 86, формирователь 92 и элемент ИЛЕ 83 устанавливает в единичное состояние триггер 123 в блоке 12.

При этом на выходе шифратора 8 будет номер А-; A.jj О, и следовательно, на входах первого слагаемого сумматора 149 в блоке 13 будет значение, записанное в резисторе 153. На входе и выходе сумматора 146 будет значение В В, равное номеру разряда, занимаемого старшей единицей кластера, численно равного числу соседних един1 ц во второй половине кластера, следовательно на входах перво.го слагаемого сумматора 1й8 будет значение, равное BK, на входах второго его слагаемого - значение предьщущей разности В - А|, записанное в ре-- гистр 152 и численно равное числу соседних единиц в первой половине кластера, а на выходе сумматора 1Л8 будет

их сумма, равная

«f + В,

Так как на входе второго слагаемого сумматора 149 будет значение- Вц/2, то на выходах сумматоров 149 и 148 будут получены результирующие значения:

- . Вк

J

. -и

By - А ; + В

к

численно равные координате середины расчлененного кластера и числу соседних в нем единиц (выходы 161 и 160 блока 13).

Однако в зависимости от числа соседних единиц и их распределения на границе цзух соседних строк номер зарегистрированной строки потребует коррекции, так как координата середины кластера может принадлежать или предыдущей строке или вновь считанной строке, ,Во втором случае результат будет соответствовать реальному, а в первом случае из номера строки должна быть вычтена единица. Для вычитания в этих случаях единицы инверсный выход переноса сумматора 149 через элемент И 145, управляемый потенциалом с прямого выхода триггера 81 селектора 4, подключен к входу вычитания единицы в сумматоре 147. В результате этого на. выходах 160 - 162 блока 13 всегда будет получаться результат, соответствующий реальным значениям номеров строк, координат середин кластеров и числа соседних единиц в них. При отсутствии в соседней строке второй половины кластера

числа соседних единиц в них независимо от их количества и распределения на границах двух соседних строк, причем данные нерасчлененных класте 45 ров выводятся за один.такт, а расчлененных - за два такта, в устройстве сокращено среднее число тактов, необходимых для поиска.одного значащего бита информации, с 1,55 до О,66,

триггер , 42 селектора 2 будет в нуле- 50 При этом практически при любых коли

0

5

0

выделен первый по порядку кластер, единицы которого не подлежат объединению, поэтому импульс, вырабатьшае- мый по цепи: шифратор 10, элемент ИЛИ 82, вьщелитель 88, через элемент И 85 и элемент ИЛИ 163 подается на сброс в О триггера 165 одновибра- тора 79, снимающего в этом состоянии выходные сигналы с селектора 2 без разрушения в нем информации на время вывода данных с регистра .152, а затем через элемент И 15 и элемент ИЛИ 83 - на установку в единичное состояние триггера 123.

Вьшод слова, записанного в регистры 152 и 153 блока 13, происходит в вышеописанном порядке с последующим сбросом их в О сигналом, подаваемым с выхода формирователя )25 блока . 12, Этот же сигнал через элемент ИЛИ 127 каладый раз поступает на сброс в

исходное состояние триггера J23 и на вход 55 селектора 2 для сброса выве- 5 денных данных и поиска новых. Завер- щится вывод данных события из модуля 26 с достижением в нем конечной матрицы, устанавливаемой переключателем 30, сигнал с выхода которого через 0 элементы ИЛИ 126 и И 128 подается на S-вход триггера 122, разрешающего регистрацию данных очередного события в элементы памяти модуля 26. Периодические запуски и выключения уст- g ройства из режима регистрации и вывода могут производиться сигналами на входы 18 и 19 (входы 131 и 132 блока 12).

Таким образом, благодаря выведе- 0 нию координат середин кластеров и

числа соседних единиц в них независимо от их количества и распределения на границах двух соседних строк, причем данные нерасчлененных класте : 5 ров выводятся за один.такт, а расчлененных - за два такта, в устройстве сокращено среднее число тактов, необходимых для поиска.одного значащего бита информации, с 1,55 до О,66,

0 При этом практически при любых коли

Изобретение относится к автоматике и вычислительной технике. Его использование в многодатчиковых экс- периь5ентах ядерной физики, позволяет повысить быстродействие. Устройство содержит блок 1 памяти, селекторы 2, 3 кода, счетчик 5, формирователь 6 импульсов, шифраторы 8-10, триггер 11, блок 1 2 управления и элемент И 1.5. Благодаря введению селектора кода, формирователя 7 импульсов, блока 13 преобразования кодов, блока 14 ключей и элементов 16, 17 задержки в устройстве осуществляется более полное сжатие информации., что и обеспечива™ ет большее быстродействие. 6 з.п.ф-лы, 9 ил.

вом состоянии, при котором выводу на внешнее устройство подлежат данные первой половины кластера, записанной в регистр 152 блока 13, В таких случаях потенциалом с выхода 61 селектора 2 будет заблокирован элемент И 86 в селекторе 4 и через элемент НЕ 80 деблокирован элемент И.85, Однако в селекторе 2 при этом будет

чествах соседних единиц и условия их распределения данные о кластерах выводятся в виде одного слова, чем и достигается дальнейшее сжатие «инфор- 55 мации по объему,

I

Использование предлагаемого устройства приводит к исключению потребности в программах кодирования дан91

ных о кластерах в ЭВМ в процессах последующей обработки информа11ии,

Ф ормула изобретения

сов и элемента И, выходы второго шиф- 40 входу блоха ключей; шестой л свдьратора подключены к вторым входам блока преобразования кодов и блока памяти, третьи выходы первого селектора кода соединены с первыми входами третьего шифратора, выходы которого подключены к третьим входам блока преобразования, кодов и первьп- входам третьего селектора кода, четвер тый выход первого селектора кода соединен с вторыми входами третьих шифратора и селектора кода, первый выход которого соединен с вторым входом первого селектора кода, первый и второй выходы первого формирователя импульсов подключены к второму и третьему входам второго селектора кода, третий выход которого и пятый выход первого селектора кода подклю- чены к т ретьему и четвертому входам

10

15

А 148410

третьего селектора кода,, второй и третий выходы которого подключены к четвертому и пятому входам блока . e-. образования кодов, первые - треты выходы которого соединены с однонмен- ньтми информационными входами блока ключей, третий выход блока управления соединен с пятым входом третьего селектора кода, третьим входом первого селектора кода и вторым входом первого формирователя « пульсов, третий выход которого подключен к второму входу второго формирователя импульсов, выход,которого соединен с входом первого элемента задержки и первыми входами триггера и счетчика, выходы которого подключены к третьим входам блока памяти и четвертью ин- 2Q формационньм входам блока ключей,

четвертый ВЕЛХОД блока управления соединен с четвертьми входами первого и второго селекторов кода, третьим входом второго формь.рователя ие гпуль- сов и вторьм входом счетчикаJ выход первого элемента задержки непосредственно и через второй элемент задержки подключен соответственно к четвертому входу блока памяти и второму входу элемента И,, выход которого соединен с шестым входом третьего селектора кода, четвертый и пятый выходы которого подключены к пятому и шестому входам блока упраЕления пятый выход которого соединен с седьмым входом третьего селектора кода, шестым входом блока преобразования кодов и вторым входам триггера, выход которого подключен к пятому 1 :нформационно25

30

35

мой выходы блока управления соединены с nepBbLM и вторым управляющими входами блока ключей, выходы которого ,тся информацио ::ны -5и выходами с; устройства, пятые входы блока памяти являются информационными входами устройства, седьмой вход блока управления является тактовьм входом устройства

2, Устройство по и.1, о т л к чающееся тек, что блок памя- ти содерхсит запоминаюп гй модуль, первую и вторую группы ключей дешифратор,, переключательэ первый одновиб- ратор и соединенные последовательно элемент ИЛИ, второй одновибратор и злемент задержки, выход, которого соединен с управляющим входом первой группы клдочей, выходы р;оторых под0

5

u, iF).i К i;; piii.iM . i (-мипЛЮИ1е- го модуля, мыходы jiRiMif l paT Opa снеди- ненм с входями пероключателл и второ I pyiTiu.i ключей, выходы которых и выход перЕзого однонибра-гора подключены соответственно к вторьм и третьему входам запоминающего модуля, информационные входы первой группы ключей входы элемента ИЛИ, входы дешифратора и вход первого одновибратора являются соответственно первыми - третими и четвертым входами блока, четвертые входы запоминающего модуля являются пятыми входами блока, пер-, вые и вторые вьгходы запоминающего модуля и выход переключателя являются соответственно первыми, вторыми и третьим выходами блока,

пы, выходы второго - (п+)-го элементов И первой группы соединены с первыми входами соответственно первого - п-го элементов ИЛИ второй группы являются первым - п-м выходами цервой группы выходов, первые входы элементов И третьей группы объединены и являются третьим входом, селектора, выход, элементов И третъ10

15

25

2040

30

35

45

0

5

/48/41 2

ей группы соединены с первыми вхоля- ми одноименных элементов ИЛИ перво) группы, вторые входы которых объединены и являются четвертым входом селектора, выходы элементов ИПИ первой группы соединены с R-входами одноименных триггеров, выходы элементов НЕ группы подключены через резистор к выходу источника постоянного напряжения и являются вторым выходом селектора, выходы элементов ИЛИ второй группы соединены с первыми входами одноименных элементов И четвертой группы, выход (i-l)-ro элемента И четвертой группы подключен к вторым входам 1-х элементов И третьей и пятой групп и i-ro элемента ИЛИ второй группы, элементов И пятой группы являются третьими выходами селектора, выход п-го элемента И четвертой группы подключен к второму входу (п+1)-го элемента И третьей группы и является четвертым выходом селектора, прямой выход первого триггера подключен ко входу первого элемента НЕ группы, вторым входам первых элементов И первой, третьей и пятой . групп и первого элемента ИЛИ второй группы и является пятым выходом селектора, прямые выходы второго - (п+1)-го триггеров подключены к входам одноименных элементов НЕ группы и вторым входам одноименных элементов И первой группы и первого - п-го элементов И четвертой группы.

4, Устройство по п,11 о т л и ч а- ю щ е е с я тем, что второй селектор кода содержит первую - четвертую группы элементов И, группу элементов ИЛИ, группу элементов НЕ, первый и второй резисторы, источник постоянного напряжения и триггеры, S-входы которых являются первыми входами селектора, инверсный выход j-ro триггера (j 1,п, п+1 - разрядность первых входов селектора) соединен с первым входом j-ro элемента И второй группы, выходы первого - (n-l)-ro элементов И второй группы подключены к первым входам второго - п-го элементов И первой и вторым входам второго - п-го элементов И второй группы, выход п-го элемента И второй группы соединен с первым входом (п+1)-го элемента И первой группы, первый вход первого элемента И первой группы и второй вход первого элемента И второй группы объединены и являются вторым вхо13I

дом cejieK i opa, прямой ны.чод гтервогч) 1-риггера подключен к входу iiepnofo э.пймен Г а FIE группы н второму гзходу первого элемента И первой группы, прямой выход (j+)-ro триггера сое Единен с входом (j+l)-ro элемента НЕ группы, вторым входом (i+l)-ro эле- Meirra Т первой группы и первым входом j-ro элемента И четвертой группы, первые входы элементов И третьей .. группы объединены и являются третьим входом селектора, выходы элементов И третьей группы соединены с первыми входами элементов ИЛИ группы, вторые входы которых объединены и являются четвертым входом селектора, выходы элементов ИЛИ группы соединены с R входами одноименных триггеров, выход j-ro элемента И первой группы подключен к вторым входам j-x элементов И третьей и четвертой групп и является (j-l)-M выходом первой группы выходов селектора, выход (п-ь1)-го элемента И первой группы соединен с вторым входом (п+1)-го элемента И третьей группы и является п-м выходом первой группы выходов селектора, выходы элементов НЕ группы объединены с пер- вьми выводом первого резистора и являются вторым выходом селектора, выходы элементов И четвертой группы через второй резистор подк.пючены к второму выводу первого резистора и выходу источника постоянного напряжения и являются третьим выходом селектора 5, Устройство по п.1, о т л и ч а- ю щ е е с я тем, что третий селектор кода содержит одновибратор, первый - четвертый формирователи задержанных импульсов, выделитель положительного перепада, триггер,, элемент НЕ, первый - четвертьй элементы И, первый и второй элементы ИЛИ, входы первого элемента ИЛИ являются первыми входами селектора, выход первого элемента ИЛИ соединен с входом выделителя положительного перепада, выход которого подключен к первым входам второго - четверт(го элементов И, первый и второй входы первого элемента И являются вторым и третьим вхо дами селектора, выход первого элемента И соединен с первым входом триггера, вход элеме П а НЕ объединен с вторым входом третьего элемента И и является четвертым ходом селектора, выход элемента соединет с вторым входом второго :)лемен 1 а И, выход ко

торогс) подключен к i-pti i-btM-o

формировате.пя задержаяно1Ч1 li iiiy. nira и управляющему входу однопибрз гг.ГУЙ, информап, вход которого HHJia- ется пятым входом селектора, первый вход второго элемента И.ПИ и второй вход триггера являются сосггветстнен- но шестым и седьмьгм входами селекто- pa, первый выход триггера соединен с вторым входом четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, выход третьего элемента И соединен с вхоЯ зм четвертого формирователя задер- .жанного 1тмпульса, выход одновибра- тора.является первым выходом селектора, второй выход триггера подключен к третьим входам второго и третьего элементов И, входу первого формирователя задержанного импульса и является вторым выходом селектора, выход первого формирователя задержанного импульса соединен с входом

второго формирователя задерх анного импульса и является третьим выходом селектора, выход второго формирова- . теля задержанного импульса является четвертым выходом селектора, выходы

третьего и четвертого формирователей задержанного импульса соединены с третьим и четвертые- входами второго элемента ШШ, выход которого является пятым выходом селектора„

6, Устройство по п., о т л и - . чающееся тем, что блок преобразования кодов содержит первый и второй регистры, первый - четвертый сумматоры, первую и вторую группы

элементов И, элемент И и группу элементов РШИ, первые входы которой соответственно объединены с первыми входами первого сумматора и являются первыми входами блока, первые входы

второго и вторые входы первого сумматоров являются сос7-ватственно вто- pbnvfH и третьими входами блока, выходы первого сумматора подключены к первым входам третьего и четвертого

сумматоров и первой группы элементов И, выходы которых соединен с информационными входами первого регистра, выходы которого подк.пючены .к вторым входам третьего сумматора, выходы которого являются первыми выходами блока, выходы группы элементов ИЛИ соединены с вторыми входами четвертого сумматора, выход переполнения которого подключен к первому входу эле13U

мента И, второй вход которого является четвертым входом блока, выходы ра рядон четвертого сумматора соединены с первыми входами второй группы элементов И и являются вторыми выходами блока, выходы элементов И второй группы подключены к информационным входам второго регистра, выходы которого соединены с вторыми входами rpyn пы элементов ИЛИ, вторые входы групп элементов И и управляющие входы регистров соответственно объединены и являются пятым и шестым входами блока, выход элемента И соединен с вто- рым входом второго сумматора, выходы которого являются третьими выходами блока.

484 „

дом первого элемента И, выход которого подключен к S-входу второго триггера R-вход которого объединен с входом первого формирователя задержанного импульса и является четвертым входом блока, первый вход второго элемента ИЛИ является пятым входом блока, S-вход третьего триггера является шестым входом блока, прямой выход третьего триггера соединен с первым входом второго элемента И, второй вход которого является седьмым входом блока, прямой и инверсный выходы второго триггера являются первым и вторым управляющими выходами блока, выход второго элемента ИЛИ соединен с R-входом третьего триггера и является третьим выходом блока, выход первого формирователя задержанного импульса является четвертым выходом блока, выход второго формирователя задержанного импульса соединен с вторым входом второго элемента ИЛИ и является пятым выходом блока, выход второго элемента И соединен с входом второго формирователя задержанного импульса и является шесть м выходом блока, прямой выход первого триггера соединен с вторым входом первого элемента И и является седьмым выходом блока,

26

3ff

f

Л

40

V

фиэ.2

,5

- 6i

В/7 1,

Ш в„

.}

Фиг.

Фи2.6

ff9 118

LI

т

///

Фиг. 7

Фиг. 8

5Z

Фиг.З