Когерентный приемник частотномодулированных сигналов Советский патент 1989 года по МПК H04L27/14 

О)

IN9

ел

фиг.З - функциональная схема блока преобразования сигналов на фиг,4-7- схемы субблоков блока преобразования сигналов , на фиг.З - функциональная ; схема измерителя интервалов времени} на фиг,9 - функциональнаясхема блока вычисления частотного рассогласования j на фиг.10 - функциональная

114625102

Изобретение относится к технике многовходовых элемента И-ИЛИ 40-43, связи и может использоваться для ко- два элемента ИЛИ 44 и 45, RS-триггер герентного приема цифровых сообщений 46, D-триггер .47. Измеритель 9 интер- в системах .связи, испопьзующих час- валов времени содержит счетчик 48 и тотно-модулированные (ЧМ) сигналы с генератор 49 счетных импульсов, малым индексом девиации.Блок 10 в ычисления частотного расЦель изобретения - расширение по- согласования содержит первую и вторую лосы захвата при наличии частотной ячейки 50 и 51 памяти, вычитатель t расстройки между принимаемым и опор- Q 52, инвертор 53, блок 54 сравнения, ным сигналами и сокращение времени элемент И 55 и ключ 56, Блок 12 вы- установления синхрониза1:| 1и.числения рассогласования по задержке

На фиг.1 приведена структурная содержит первую и вторую ячейки 57 схема когерентного приемника ЧМ сиг- и 58 памяти, вычитатель 59, блок 60 налов , на фиг.2 - функциональная сравнения, инвертор 61, элемент И 62 ма блока тактовой синхронизации, на и ключ 63. Блок 13 устранения обратной работы содержит 1К-триггер 64, логический ключ 65, два элемента ИЛИ 66 и 67, реверсивный счетчик 68, ге- 2Q нератор 69 счетных импульсов и RS- триггер 70.

Когерентный приемник работает сле- дукщим образом.

Входной сигнал Y(t) поступает на схема блока вычисления рассогласова- 25 первые входы первого и второго квад- ния-ПО задержке на фиг. 11 - функци-. paTj jjHbix преобразователей (КП) 1 и ональная схема блока устранения об- 7, которые формируют квадратурные ратной работы.составляющие X, Y, V и W:

Когерентный приемник содержит .

первый квадратурный преобразователь o Sgn Y(t).cos(o t+багЛ i (КП) 1, формирователь 2 опорных сиг- S з -J

налов, управляемый генератор (УГ) 3, фильтр 4 нижних частот (ФНЧ), блок 5 регенерации информационных символов, блок 6 тактовой синхронизации (БТС), второй квадратурньш преобразователь 7, блок 8 преобразования сигналов (БПС), измеритель 9 интервалов времени (НИВ), блок 10 вычисления частотного рассогласования (БВЧР), блок 11 вычисления фазового рассогласования, 0 блок 12 вычисления рассогласования по задержке -(БВРЗ), блок 13 устранения обратной работы.

Блок 6 тактовой синхронизации содержит фильтр 14 нижних частот, блок 45 15 добавления-исключения (БДИ), опорный генератор (ОГ) 16 и счетчик-делитель 17, Блок 8 преобразования сигналов содержит субблоки 18-24. Каж Y Sjgn Y(t) sin(a),j,)l ;

Y(t) cos(t;,t+Tr/4+6,jr) ; 35 Y(t) sin(o,t+ir/4+e r) ,

где - знаковая функция, принимающая значение 1 при Х&О и О при Oi

6up -т соответственно частота и фаза опорного сигнала, формируемого УГ 3. Черта над произведением входного и опорного сигналов означает операцию усреднения. Квадратурные составляющие входного сигнала V и W, вычисляемые вторым КП 7, отличаются от со- дни из субблоков 18-21 содержит ин- 50 ставляющих X и Y, формируемых первым вертор 25, элементы 26 и 27 задержки, КП 1, тем, что опорные сигналы второ- элементы И 28 и 29.го КП 7 дополнительно сдвинуты по фаСуб лок 22 содержит два многовхо- зе на 1Г/4.

довых элемента И-ИЛИ 30 и 31, а также УГ 3 управляется напряжением, по- RS-триггер 32, Субблок 23 содержит два 55 ступающим на его вход с выхода ФНЧ 4. четырёхвходовых элемента ИЛИ 33 и 34, Первый вход ФНЧ 4 является входом - элемент ИЛИ 35, RS-триггер 36, эле- для сигнала частотного рассогласова- менты И-ШШ 37 и 38, а также RS-триг- ния, второй - входом сигнала фазово- гер 39, Субблок 24 содерзкит четьфе го рассогласования.

o Sgn Y(t).cos(o t+багЛ i S з -J

0

Y(t) sin(a),j,)l ;

Y(t) cos(t;,t+Tr/4+6,jr) ; 35 Y(t) sin(o,t+ir/4+e r) ,

где - знаковая функция, принимающая значение 1 при Х&О и О при Oi

1

БТС 6 наиболее часто реализуется в цифровом виде (фиг.2). Сигнал рассогласования по задержке с выхода БВРЗ 12 поступает в ФНЧ 14 БТС 6, ко торый реализуется либо на реверсивном накопительном сумматоре, либо на реверсивном счетчике. Выходными сигналами фильтра являются сигналы добавления-исключения импульсов, кото- рые в БДИ 15 либо исключают один из импульсов ОГ 16, либо добавляют импульс в последовательность импульсов поступающую от генератора. Счетчик- делитель 17 делит частоту входной по следовательности импульсов так, что частота импульсов на выходе счетчика равна тактовой частоте. Сигнал тактовой частоты в виде меандра поступает на первый выход БТС 6, на второ выход которого поступает код числа импульсов, подсчитанных счетчикомтде лителем БТС 6.

Введенный второй КП 7 по выполняемым функциям и схемному решению . идентичен первому КП 1. Единственным отличием является то, что опорные сигналы, поступающие на первый и второй входы второго КП 7 смещены по отношению к опорным сигналам первого КП 1, что приводит к формированию квадратурных составляютрих V и W, сдвинутых по фазе несущей на /iT/A по отношению к квадратурным составляющим X .

Выходные квадратурные сигналы первого и второго КП 1 и 7 поступают в БИС 8, схема которого для удобства восприятия представлена в виде двух уровней декомпозиции. Первый уровень приведен на фиг.З, где БПС 8 представлен в виде субблоков, логическая структура которых раскрыта на схемах (фиг.4-7) . На фиг.4 приведена схема субблоков 18-21, одинаковая для всех этих субблоков. Вь кодные сигналы 71 и 72 субблока 18 (фиг.4) представляют собой прямой и инвертированньй входной сигнал. На выходе 73 формируется импульс, если входной сигнал меняется от низкого уровня (О) к . высокому (1). Длительность импульса равна величине задержки сигнала в элементе задержки 27. На выходе 74 появляется импульс, если входной сиг- нал меняется от 1 к О. Сформированные в субблоках 18-21 логические сигналы поступают в субблоки 22-24. Выход 75 БПС 8 соответствует первому

0 5 о

5 о

Q Q

5

10

выходу 75 субблока 23. Сигнал на пер вом выходе описывается логической функцией

0(X24-X4+Y6+Y8)+(V10+V12+W14+W16)

где + - знак логического ИЛИ, Х2,

Y6 - сигналы на вторых выходах субблоков 18 и 19 соответственно и т.д.

Сигнал Ф имеет следующий физический смысл. Гармонический сигнал, частота которого отличается от частоты onopnbtx сигналов квадратурного пре-- образователя, представляется в виде вектора, проекции которого на ортогональные оси декартовых координат и есть квадратурные составляющие X и Y. При вращении вектора точка, соответствующая его концу, пересекае- поочередно оси X и Y. При пересечении, например, положительной полуоси X ( 0) квадратурная составляющая Y меняется or низкого уровня (О) к высокому. Поскольку сигнал Ф объе- . диняет все импульсы, формирующиеся при смене знака квадратур X, Y и V, W, то можно назвать сигнал Ф фактом пересечения одной из полуосей систем координат X, Y и V, W.

Логический сигнал, соответствующий первой скобке, представляет собой факт пересечения одной из полуосей X, Y; сигнал, соответствующий второй скобке,- факт пересечения одной из полуосей V, W. Эти сигналы управляют состоянием первого RS-триггера 36 (фиг.6), на выходе которого сигнал Q,1 означает, что последнее пересечение быпо пересечением одной из полуосей X, Y.

В момент очередного пересечения полуосей X, Y или V, W фиксируется состояние второго RS-триггера 39, выходной сигнал 76 которого поступает на второй выход БПС 8. Установление состояния ( означает, что пересечена полуось, которая, пересеклась предьщущий раз, т.е. соответст- ,вует пересечению одной и той же полуоси. Состояние Qj означает, что пересечена соседняя полуось. В этом же субблоке 23 формируется сигнал, поступающий на четвертый выход 77 БПС 8. Этот сигнал при Q, 1 соответствует пересечению одной из полуосей V, W, а при - пересечению одной из полуосей X, Y.

10

Сигнал, поступаюпщй на S-вход RS-триггера 46 субблока 24 описывается логическим выражением

()+() + (Y7«X2) + (X1xY6)-b- + (W13xV12)+(V1lKW16) + () +

+(V9)(W14), а сигнал, поступающий на вход R, -выражением

; (Y5i X2) + (X3«Y6) + ()+(X1xY8)-i- I +(W13xV10) + (V11xWt4)+CWt5 V12) + +(),

Г-де X - знак логического умноже- I НИИ И.

j Состояние RS-триггера А6 оз- ачает, что полуось пересечена tipa Движении в;ектора против часовой Ьтрелки, Состояние RS-триггера 46 jjj переписьтается в Б рнггер 47 сиг- |1алом Ф, поступающим с первого выхо- 75 субблока 22. На выкод 78 БПС 8 Поступает состояние .. Условно сиг- 1ал на выходе 78 БПС 8 можно назвать знаком пересечения

Логический сигнал, поступакщий на llS-триггера 32 субблока 22 (фиг.5), бписывается выражением

(W13xVt2)+(W15xV10) + ()+. +() ,

/

4 сигнал, поступающий на S-вход, - выражением

t(V9xW14)+(V11«W10)+(W15KV12)+ +(W13xVtO) .

Состояние RS-триггера 32 субблока 22 соответствует нахождению вектора входного сигнала в пределах сек- topa от (Г/4-ДО ЗТ/4 и от до 7 iT/4. Если вектор располагается в Пределах от - Т/4 до 1Г/4 и от 3 « /4 до SirM то . Состояние RS-тритге- ра 32 субблока 22 поступает на пятый йыход 79 БПС 8.

йИВ 9 (фиг.8) обеспечивает измере- йие интервала времени между двумя очередными пересечениями полуосей. Сигнал Факт пересечения с первого выхода 75 БПС 8 поступает на вход Сброса счетчика 48, на счетный вход Которого поступают импульсы от генератора счетных импульсов 49. Число

15

20

25

30

35

40

45

SO

55

0

импульсов, подсчитанное счетчиком к моменту очередного сброса, пропорциональна длительности интервала времени между моментами пересечения полуосей. Выходной сигнал ИИВ 9 (число М) используется в блоках, вычисляющих рассогласование по частоте, фазе и задержке.

Функциональная схема БВЧР 10 показана на фиг.9. Сигнал с выхода 80 ИИВ 9, поступающий на второй вход 81 БВЧР 10, записывается в первую ячейку 50 памяти в момент поступления

5 на первый вход 82 импульса Ф, соответствующего пересечению одной из полуосей. Вычитающий блок определяет разницу ,-M/2, где М - число, подсчитанное счетчиком ИИВ 9, М 0 число импульсов, которое насчитывает счетчик ИИВ 9 за время, равное длительности такта Т.

Число М/2 хранится во второй ячейке 51 памяти. Разность &М поступает

5 с выхода вычитателя 52;в инвертор 53, в котором знак числа ЛМ меняется на цротивоположный, если логический сигнал Знак пересечения, поступающий на четвертый вход 83 ЕВЧР 10, имеет низкий уровень.(О). Число йМ со скорректированным знаком поступает через ключ 56 на выход БВЧР 10, если сигнал, поступающий, на третий вход 84 БВЧР 10, имеет высокий уровень (1), что coojBeTCTByeT пересечению двух соседних осей.При этом блок сравнения 54 вьщает 1, что соответствует выполнению условия М,:М.

При наличии расстройки по частоте между несущим колебанием и опорными сигналами скорость вращения вектора будет отличаться от номинальной, при которой две смежные оси пересекаются через время, равное Т/2. Условие , разрешающее выдачу сигнала рассогласования при пересечении смежных осей, используется для того, чтобы исключить случаи, когда две соседние оси не пересекаются за время, равное Т, что может происходить только при расстройках по частоте, сравнимых с F т/4, где F .

0

5

0

5

O

Функциональная схема блока 11 вычисления фазового рассогласования 55 аналогична схеме БВЧР 10. Отличие заключается в том, что сигнал рассогласования на выход блока поступает ТОЛЬКО в том случае, если пересекается одна и. та же ось, и М,:2М.

Функциональная схема БВРЗ 12 при- ника, а первьй и второй выходы соеведена на фиг. 10, Число М,, поступающее с выхода 85 ИИВ 9 на второй вход 86 БВРЗ 12, записывается в ячейку 57 памяти со сдвигом на разряд (т.е. как М,/2) в момент поступления сигнала: Ф Факт пересечения на первьй вход 87 блока. Одновременно в ячейку 58 памяти записьгеается число, поступающее на четвертый вход 88 с выхода 89 БТС 6. Разница этих чисел характеризует величину расстройки по задержке, если частота импульсов, поступающих в счетчик-делитель 17 БТС 6, равна частоте импульсов геи 49 ИИВ 9. Прохождение сигна- ;ла рассогласования по задержке на выход 90 БВРЗ 12 разрешается только при пересечении одной и той же оси и при условии, что число . Проверка условия М,/2 М осуществляется в блоке 60 сравнения БВРЗ 12,

Для работы блока 5 регенерации информационных символов требуется сигнал полутактовой частоты. Однако при делении тактовой частоты, форми- , руемой БТС 6, на два возникает неопределенность, которая может привести к неправильной работе блока 5.

Для устранения обратной работы служит блок 13 устранения обратной работы, в котором осуществляется вычисление корреляции сигнала, поступающего с выхода 79 БИС 8, с одним из. вариантов сформированной полутакто- вой частоты.

-т- - -

Тактовая частота делится в блоке 13 на два с помощью 1К-триггера 64. Если выход О этого триггера совпадает по уровням с выходным сигналом БПС В, то реверсивный счетчик 68 считает в + и при его переполнении устанавливается единичный сигнал на выходе R-триггера 70, который через логический ключ 65 обеспечивает выдачу на выход 91 блока 13 правильного сигнала полутактовой частоты.

10

15

20

30

40

динены соответственно с .первым и вто рым входами блока регенерации информационных символов, выход которого является выходом приемника, и последовательно соединенные фильтр нижних частот, управляемый генератор и формирователь опорных сигналов, первый

и второй выходы которого соединены соответственно с вторым и третьим входами первого квадратурного преобразователя, отличающийся тем, что, с целью расширения полосы захвата при наличии частотной расстройки между принимаемым и опорным сигналами и сокращения времени установления синхронизации, введены второй квадратурный преобразователь, измеритель интервалов времени, блок вычисления частотного рассогласования, блок вычисления фазового рассог ласования, блок устранения обратной работы, блок вычисления рассогласо25 вания по задержке и блок преобразования сигналов, выходы которого подключены к сигнальному входу блока устранения обратной работы, тактовый вход которого соединен с выходом блока тектовой синхронизации, к одним входам блока вычисления рассогласования по задержке, который соединен с блоком тактовой синхронизации, к входу измерителя временных, интервалов, выход которого соединен с другим

35 входом блока вычисления рассогласования по задержке, и к одним входам блоков вычисления частотного -и фазового рассогласования, другие входы и выходы которых соединены соответственно с .выходом измерителя временных интервалов и с входами фильтра нижних частот, при этом первый вход первого квадратурного преобразователя соединен с первым входом второго квадра 5 турного преобразователя, второй и третий входы и выходы которого соединены соответственно с третьим и четвертым выходами формирователя опорных сигналов и с одними входами блоФормула изобретения

Когерентный приемник частотно-модулированных сигналов, содержащий блок тактовой синхронизации и первый квадратурный преобразователь, первый вход которого является входом приемдинены соответственно с .первым и вторым входами блока регенерации информационных символов, выход которого является выходом приемника, и последовательно соединенные фильтр нижних частот, управляемый генератор и формирователь опорных сигналов, первый

10

15

20

30

40

и второй выходы которого соединены соответственно с вторым и третьим входами первого квадратурного преобразователя, отличающийся тем, что, с целью расширения полосы захвата при наличии частотной расстройки между принимаемым и опорным сигналами и сокращения времени установления синхронизации, введены второй квадратурный преобразователь, измеритель интервалов времени, блок вычисления частотного рассогласования, блок вычисления фазового рассогласования, блок устранения обратной работы, блок вычисления рассогласо25 вания по задержке и блок преобразования сигналов, выходы которого подключены к сигнальному входу блока устранения обратной работы, тактовый вход которого соединен с выходом блока тектовой синхронизации, к одним входам блока вычисления рассогласования по задержке, который соединен с блоком тактовой синхронизации, к входу измерителя временных, интервалов, выход которого соединен с другим

35 входом блока вычисления рассогласования по задержке, и к одним входам блоков вычисления частотного -и фазового рассогласования, другие входы и выходы которых соединены соответственно с .выходом измерителя временных интервалов и с входами фильтра нижних частот, при этом первый вход первого квадратурного преобразователя соединен с первым входом второго квадра 5 турного преобразователя, второй и третий входы и выходы которого соединены соответственно с третьим и четвертым выходами формирователя опорных сигналов и с одними входами бло0 ка преобразования сигналов, к другим входам которого подключены выходы первого квадратурного преобразователя, а выход блока устранения обратной работы подключен к третьему входу бло5,ка регенерации информационных символов.

п

Г5

/

Изобретение относится к технике связи. Цель изобретения - расширение полосы захвата при наличии частотной расстройки между прижимаемым и опорным сигналами и сокращение времени установления синхронизации. Когерент- ньш приёмник содержит квадратурные преобразователи 1 и 7, формирователь 2 опорных сигналов, управляемый г-р 3, фильтр 4 нижних частот, блок регенерации 5 информационных символов и блок тактовой синхронизации 6. Цель достигается введением блока преобразования 8 сигналов, измерителя 9 интервалов времени, блока вычисления (БВ) 10 частотного рассогласования, БВ 11 фазового рассогласования, БВ 12 рассогласования по задержке и блока устранения 13 обратной работы. Даны ил. выполнения блоков когерентного приемника. 11 ил. i (Л

фуг. 2

/8

/S

2/

Фб/г. 3

фи,

79

22

23

75:

77:

24

&

& & &

w

(риг. 5

It

JM

l(

Т

jr

J2

2(

i(

77

Фиг. 7

Фиг,10