Устройство для обнаружения и исправления однократных ошибок оптимальных р-кодов Фибоначчи Советский патент 1989 года по МПК H03M13/53 

1

Изобретение относится к вычислительной технике и передаче данных и может быть использовано для Помехоустойчивого контроля оптимальных р-кодов Фибоначчи.

Цель изобретения - повышение достоверности контроля.

На фиг. 1 и фиг. 2 изображена структурная схема предлагаемого устройства для р-2 и на фиг. 3 - схема блока фиксации сбоев.

Устройство содержит триггеры 1,1-1.12 регистра, блоки 2.1.1- „„ 2.1.11 и 2.2.1-2.2.10 фиксации сбоев первой и второй группы, первый 3,1 и второй 3,2 элементы И, элементы И 4.1-4.6 первой группы, третий

О, при n р,

5.1 и пятый 5.2 элеме ты И 6.1-6.6 второй г тый 7.1 и шестой 7.4 элементы И 7.2 и 7.3 первый блок 8 индикац ИЛИ 9, второй блок 10 менты ИЛИ 11.1-11.10 первой и второй групп са устройства, информ 14 и 15 устройства.

Блок 2 фиксации с первый 16, второй 17 ды, элемент ИЛИ 19 и

Аналитический алг чиевой системе счисл ных р-кодов Фибоначч целом п 0 и любом ц дующий:

Р(п)

ifp(n-j) FP I 21

где р+1т/ j , 1 (сумма видах опредеа и I ОГ

в-Г vp(h-P-fc;

r

(n-p-j), при n р;

ри Vp(n-p-k) i В с Z .Vp(n-p-k) ;

Ksj

лена при aa /a-j);.

5.1 и пятый 5.2 элементы И, элементы И 6.1-6.6 второй группы, четвертый 7.1 и шестой 7.4 элементы И, элементы И 7.2 и 7.3 третьей группы, первый блок 8 индикации, элемент ИЛИ 9, второй блок 10 индикации, элементы ИЛИ 11.1-11.10 и 12.1-12.10 первой и второй группы, вход 13 сброса устройства, информационные входы 14 и 15 устройства.

Блок 2 фиксации сбоев содержит первый 16, второй 17 и третий 18 входы, элемент ИЛИ 19 и элемент И 20.

Аналитический алгоритм в фибонач- чиевой системе счисления оптимальных р-кодов Фибоначчи при заданном целом п 0 и любом целом р 0 следующий:

w

Ј

со

CD 00 Ю

V,

(n) ,

0,при n ; 0;

1,при 0 n Ј р;

Изобретение относится к вычислительной технике и передаче данных и может быть использовано для помехоустойчивого контроля оптимальных р-кодов Фибоначчи. Цель изобретения - повышение достоверности контроля. Устройство содержит триггеры регистра, блок фиксации сбоев первой и второй группы, шесть элементов И, три группы элементов И, два блока индикации, элемент ИЛИ, две группы элементов ИЛИ. Блок фиксации сбоев содержит элемент ИЛИ и элемент И. 3 ил.

Т Vp(n-p-j), при п р.

Числа B((n)-1) представляются оптимальной формой;

в ,,1 1QO 0;

me Mi МгWR

m.

,p, ,2p (,k)

Zm (Xh,-3p-i Л Xm-p--i )V(X ъ-lf. ИХ .f ЛХ,,,) ,

х 7°

где X | - сигнал на выходе 1-го блока фиксации сбоев; - сигнал выхода (2р+1)-входового элемента И. Сущность изобретения заключается в реализации формул, представленных

выше с

Устройство работает следующим образом.

В исходном состоянии после подачи на вход 13 сброса устройства единичного сигнала триггеры 1 устанавливаются в нулевое состояние„ Предположим, что в регистре необходимо хранить код числа 27, представленного в оптимальной форме оптимального р- кода Фибоначчи,в виде 100100100100007 Этот код параллельным образом заносится в триггеры 1, Предположим, что под действием помехи триггер 1в11 переходит в единичное состояние и код принимает вид 11010010010000. Единичный сигнал, поступая с единичного выхода триггера 1,11 на вход 18 блока 2,1.10 фиксации сбоев, вызывает срабатывание этого блока. Единичный сигнал с выхода блока 2,1.10 поступает на блок 8, сигнализируя о том, что в группе триггеров 1,9-1.11 произошел сбой, т„е. переход О в 1S% которая через элемент ИЛИ 9 устанавливается на выходе сбоя устройства.

Кроме того, единичный сигнал с единичного выхода триггера 1.11 поступает на вход 17 блока 2,1,11 и вызывает его срабатывание. Единичный сигнал с выхода блока 291«11 поступает на блок 8 индикации, сигнализируя о том„ что в группе триггеров 1,10-1«12 произошел сбой, т„е. переход О в 1 Единичный сигнал поступает и на вход элемента ИЛИ 9. Единичные сигналы с выходом блоков

Метод исправления ошибок в m-м разряде оптимального р-кода Фибоначчи описывается булевыми функциями

C xrp-H(x°:-Pv.. v хГ„ );

блока 2.2,10

0

5

0

5

0

и вызывают его срабатывание. Единичный сигнал с выхода блока 2.2.10 0 через элемент ИЛИ 11.10 поступает на нулевой вход триггера 1.11 и обнуляет его, исправляя таким образом ошибку,

5 i

Если же под действием помехи триггер 1.2 переходит в единичное состояние, то код принимает вид 10010010011000, В этом случае срабатывает блок 2,1.2. Единичный потенциал с его выхода через элемент ИЛИ 9 устанавливается на выходе сбоя устройства, сигнализируя об искажении кода. Одновременно сигнал поступает на блок 8 индикации о Сбой обнаг руживается, но не исправляется.

Устройство позволяет также обнаружить все и исправить часть однократных сбоев типа переход 1 в О. Предположим, что под действием помехи триггер 1,12 переходит в нулевое состояние. Тогда код принимает вид 00010010010000. На нулевом выходе триггера 1.12 появляется единичный сигналf который устанавливается на третьем входе элемента И 3.2. Элемент И 302 срабатывает, единичный сигнал с его выхода поступает на блок 10 индикации, указывая на то, что группе триггеров 1,10-1,12 происходит сбой типа переход 1 в О, и через элемент ИЛИ 9 поступает на выход сбоя устройства. Кроме того, единичный сигнал с выхода элемента И 3,2 поступает на второй 5 вход элемента И 5 „2 и вызывает его срабатывание. Сигнал с выхода элемента И 5,2 поступает через элемент ИЛИ 12,10 на единичный вход триггера 1.12 и переводит его в единичное

состояние, исправляя возникшую ошиб- ку.

Формула изобретения Устройство для обнаружения и исправления однократных ошибок оптимальных р-кодов Фибоначчи, содержащее (n-р)-разрядный регистр триггеров (n-разрядность кода), единичные выходы которых являются информационными выходами устройства в старших (n-р) разрядах кода, единичный выход 1-го триггера регистра (1 2,3,... n-р) соединен с j-м входом (j 1,2, ... ,р+1) (i+j-2)-ro блока фиксации сбоев первой группы, единичный выход первошго триггера регистра соединен с j-м входом (,3, ... ,р+ + 1) (j-1)-блока фиксации сбоев первой группы, выход i-ro (,2,,„.,п- -р-2) блока фиксации сбоев первой группы соединен с j-м входом (j 1,2,.., ,р+1) (i-j + 1)-ro блока фиксации сбоев второй группы, выход

10

15

20

выход первого элемента И соединен с первыми входами третьего и четвертого элементов И, выход второго элеме та И - с первыми входами пятого и шестого элементов И, вторые входы третьего и пятого элементов И соединены соответственно с единичными выходами (р+2)-го и (п-2р-1)го триггеров регистра, выходы третьего и пятого элементов И подключены к вторым входам соответственно первого и (п-р-2)-го элементов ИЛИ второй группы, выходы которых подключены к еди ничным входам соответственно первого и последнего триггеров регистра, выходы р-го и (п-4р-1)-го элементов И первой группы подключены соответственно к вторым входам четвертого и шестого элементов И, выходы которых соединены с вторыми входами соответственно р-го и (п-2р-1)-го элементов ИЛИ второй группы, выходы которых соединены соответственно с единич-

(п-р-1)-го блока фиксации сбоев пер- 25 ными входами (р+1)-го и (п-2р)-го

вой группы соединен с j-м входом (,3, ,.,р+1) (n-p-j )-го блока фиксации сбоев второй группы, выход i-ro (,2,... ,п-р-2) блока фиксации сбоев второй группы соединен с первым входом 1-го элемента ИЛИ первой группы, выход которого соединен с нулевым входом (i+1)-ro триггера регистра, вторые входы элементов ИЛИ первой группы, нулевые входы первого и последнего триггеров регистра объединены и являются входом сброса устройства, единичные входы второго и (п-р-1)-го триггера регистра являются первыми информационными входами устройства, выходы блоков фиксации сбоев первой группы соединены с соответствующими первыми входами элемента ИЛИ, выход которого является выходом сбоя устройства, отличающееся тем, что, с целью повышения достоверности контроля, в него введены элементы И, группы элементов И, блоки индикации и вторая группа элементов ИЛИ, первые входы

30

35

40

45

триггеров регистра, первый и второй входы j-ro элемента И второй группы (j , - ,n-3p-2) соединены соответ ственно с единичным выходом одноимен ного триггера регистра и выходом одн именного элемента И первой группы, третий вход j-ro элемента И второй группы соединен с единичным выходом (j+2p+2)-ro триггера регистра, выход j-ro элемента И второй группы соединен с вторым входом (j+2)-ro элемента ИЛИ второй группы, выход которого соединен с единичным входом (j+p+1)- го триггера регистра, выходы i-го (,2, ... ,п-5р-2) и (1+2р)-го элементов И первой группы соединены соответственно с первым и вторым входами 1-го элемента И третьей группы, выход которого соединен с третьим входом (1+2р)-го элемента ИЛИ второй группы, первые входы первого блока индикации подключены к соответствующим выходам блоков фиксации сбоев первой группы, выходы первого, второго элементов И и элементов И перкоторых являются вторыми информацией- ® вой группы соединены с соответствую- ными входами устройства, входы перво- щими входами второго блока индикации го и второго элементов И подключены к нулевым выходам первый и последних (р+1)-го триггеров регистра соответственно, j-й вход (j 1,2,... ,2p+1) (1-го элемента И первой группы (1 1,2,... ,п-Зр-2) соединен с нулевым

выходом (i+j)-ro триггера регистра,

и вторыми входами элемента ИЛИ, информационные входы р младших разрядов Кода устройства соединены с третьими 55 входами элемента ИЛИ и вторыми входами первого блока индикации и являются выходами устройства в р младших

разрядах.

5

0

выход первого элемента И соединен с первыми входами третьего и четвертого элементов И, выход второго элемента И - с первыми входами пятого и шестого элементов И, вторые входы третьего и пятого элементов И соединены соответственно с единичными выходами (р+2)-го и (п-2р-1)го триггеров регистра, выходы третьего и пятого элементов И подключены к вторым входам соответственно первого и (п-р-2)-го элементов ИЛИ второй группы, выходы которых подключены к единичным входам соответственно первого и последнего триггеров регистра, выходы р-го и (п-4р-1)-го элементов И первой группы подключены соответственно к вторым входам четвертого и шестого элементов И, выходы которых соединены с вторыми входами соответственно р-го и (п-2р-1)-го элементов ИЛИ второй группы, выходы которых соединены соответственно с единич-

0

5

0

5

триггеров регистра, первый и второй входы j-ro элемента И второй группы (j , - ,n-3p-2) соединены соответственно с единичным выходом одноименного триггера регистра и выходом одноименного элемента И первой группы, третий вход j-ro элемента И второй группы соединен с единичным выходом (j+2p+2)-ro триггера регистра, выход j-ro элемента И второй группы соединен с вторым входом (j+2)-ro элемента ИЛИ второй группы, выход которого соединен с единичным входом (j+p+1)- го триггера регистра, выходы i-го (,2, ... ,п-5р-2) и (1+2р)-го элементов И первой группы соединены соответственно с первым и вторым входами 1-го элемента И третьей группы, выход которого соединен с третьим входом (1+2р)-го элемента ИЛИ второй группы, первые входы первого блока индикации подключены к соответствующим выходам блоков фиксации сбоев первой группы, выходы первого, второго элементов И и элементов И пер® вой группы соединены с соответствую- щими входами второго блока индикации

вой группы соединены с соответствую- щими входами второго блока индикации

и вторыми входами элемента ИЛИ, информационные входы р младших разрядов Кода устройства соединены с третьими входами элемента ИЛИ и вторыми входами первого блока индикации и являются выходами устройства в р младших

разрядах.

Г Щ

Ј ™ф

гСббШ

П 16

19

ОЬг.З