Устройство стабилизации амплитуды видеосигнала Советский патент 1989 года по МПК H04N5/20 

ЫГТТ

и

Изобретение относится к технике телевидения. Цель изобретения - повышение точности стабилизации путем повышения быстродействия. Устр-во содержит г-р 1 тактовых импульсов и согласующих импульсов 2=1-2-N, согласующий усилитель 4 фоточувствительной секции, датчик 5 изображения на приборе с зарядовой связью, видеоусилитель 6, датчик 7 рассогласования на компараторах 8, 9, D-триггеры 10,11, делитель 12 частоты импульсов, счетчик 13 импульсов, RS-триггер 16, компаратор 17 кодов, формирователь 18 импульса конца строки или кадра, блок 19 отсчетов длины строки или кадра. Для достижения цели введены элемент И-НЕ 3, сумматор-вычитатель 14 и регистр 15. 1 ил.

Изобретение относится к технике телевидения и может быть использовано для стабилизации амплитуды видеосигнала.

Цель изобретения - повышение точности стабилизации путем повышения быстродействия.

На чертеже представлена электрическая структурная схема устройства стабилизации амплитуды видеосигнала.

Устройство стабилизации амплитуды видеосигнала содержит генератор 1 тактовых импульсов (ГТИ) и согласующих импульсов 2-1-2-п, элемент И-НЕ 3, согласующий усилитель 4 фоточувствительной секции, датчик 5 изображения на приборе с зарядовой связью (ПЗС), видеоусилитель 6, датчик 7 рассогласования, содержащий компараторы 8 и 9, первый и второй D-триг- геры 10 и 11, делитель 12 частоты импульсов, счетчик 13 импульсов, сум матор-вычитатель 14, регистр 15, RS-триггер 16, компаратор 17 кодов, формирователь 18 импульса конца строки или кадра, блок 19 отсчетов длины строки или кадра.

Устройство стабилизации амплитуды видеосигнала работает следующим образом.

Если амплитуда видеосигнала в течение строки или кадра превысит заданное верхнее значение, срабатывают оба компаратора 8 и 9 датчика 7 рассогласования. При этом на инверсном выходе первого D-триггера 10 появится сигнал логического нуля, а на прямом выходе второго D-триггера 1 1 - сигнал логической единицы. Эти сигналы поступают соответственно на управляющий вход регистра 15 через элемент И-НЕ 3, разрешая запись информации в регистр 15 с выхода сумматора-вычислителя 14. На управляющий вход сумматора-вычислителя 14 с инверсного выхода первого D-триггера 10 поступает сигнал логического нуля, переводя его в режим суммирования содержимого регистра 15 и счетчика, 13, Код регистра 15 N- определяет время экспозиции текущего кадра а следовательно, и амплитуду видеосигнала.

Предварительная установка счетчика 13 в нулевое состояние осуществляется в момент совпадения кода блока 19 с кодом регистра 15 импульсов. Тактовые импульсы с выхода генератора 1 через делитель 12 поступают на вход счетчика 13. Следовательно, в конце строки или кадра код счетчика 13 будет равен

N

N{ - ЛЫ; ,

где NJ - значение текущего кода.

В конце строки или кадра передним фронтом импульса их конца осуществляется запись результата суммирования Nj4l , содержимого регистра 15 N. и счетчика 13 dNf , а также сброс первого и второго D-триггеров 10 и 11 в исходное состояние.

Если амплитуда видеосигнала в течение строки или кадра не превысит заданное нижнее значение, то не сработает ни один компаратор 8, 9 и первый и второй D-триггеры 10 и 11 останутся в исходном состоянии. При этом на инверсном выходе первого D-триггера 10 будет сигнал логической единицы, который, поступая на управляющий вход сумматора-вычислителя 14, установит его в режим вычитания. С выхода первого D-триггера 10 на управляющий вход регистра 15 поступит сигнал единицы, разрешающий его работу. В конце строки или кадра с выхода сумматора-вычитателя 14 на информационные входы регистра 15 поступит код, равный разности содержимого регистра 15 и счетчика 13

NUi

N, - ЙН.,

0

5

0

5

который передним фронтом импульса конца строки кадра запишется в регистр 15,

Если амплитуда видеосигнала в течение строки или кадра будет находиться внутри интервала между верхним и нижним заданными значениями, то срабатывает только компаратор 9 датчика 7 рассогласования. При этом на инверсном выходе первого D-триггера 10 и на прямом выходе второго D-триггера 11 появятся сигналы логической единицы, которые поступят на управляющий вход регистра 15 через элемент И-НЕ-Зй, запрещая перезапись информации передним фронтом импульсов конца строки или кадра и код останется неизменным.

Формула изобретения

Устройство стабилизации амплитуды видеосигнала, содержащее генератор

тактовых импульсов (ГТИ), n согласующих усилителей, последовательно соединенные датчик изображения на приборе с зарядовой связью (ПЗС), n входов которого через соответствующие согласующие усилители соединены с выходами ГТИ, видеоусилитель и датчик рассогласования, первый и второй D-триггеры, последовательно соеди- ненные блок отсчетов длины строки или кадра, вход которого соединен с (п + 1)-м выходом ГТИ, и формирователь импульса конца строки или кадра выход которого соединен с R-входами первого и второго D-триггеров, С-вы- ходы которых соединены соответственно с первым и вторым выходами датчика рассогласования, последовательно соединенные компаратор кодов,- первый вход которого соединен с вторым выходом блока отсчетов длины строки или кадра, RS-триггер, R-вход которого соединен с инверсным выходом формирователя импульса конца строки или кадра, и согласующий усилитель фоточувствительной секции, выход которого соединен с управляющим входом

фоточувствительной секции датчика изображения на ПЗС, последовательно соединенные делитель,частоты импульсов, вход которого объединен с входом блока отсчетов длины строки или кадра, и счетчик импульсов, вход установки в О которого соединен с выходом RS-триггера, отличающееся тем, что, с целью повышения точности стабилизации путем повышения быстродействия, введены последовательно соединенные сумматор- выцитатель, первый вход которого соединен с выходом счетчика импульсов, и регистр, выход которого соединен с вторыми входами компаратора кодов и сумматора-вычитателя, а первый управляющий вход соединен с прямым выходом формирователя импульса конца строки или кадра, а также элемент И-НЕ, первый вход которого объединен с управляющим входом сумматора-вычитателя и соединен с инверсным выходом первого D-триггера, второй вход соединен с прямым выходом второго D-триггера,а выход соединен с вторым управляющим входом регистра.