Усилитель мощности Советский патент 1989 года по МПК H03F3/20 

3n-t

if

ч-l

M-l

f+,

JZ,

Й

e

JZ,

#-/

(Л

JZ,

#-г

Ю

1

Изобретение относится к радиотехнике. Цель изобретения - повышение КПД и снижение нелинейных искажений при работе на комплексную нагрузку. Усилитель мощности содержит усилительный каскад 1, выполненный на транзисторе (Т) 2, блок питания 3, коммутатор 4, выполненный на транзисторных ключах 5₁-5_N и диодах 6₁-6_N и 7, блок суммирования 8, блок сравнения 9 и блок управления 10. Повышение КПД достигается за счет снижения потери мощности в коллекторной цепи Т 2 каскада 1 путем подключения цепи питания каскада 1 неработающего плеча двухтактного усилителя мощности к дополнительному выходу блока питания 3. Снижение нелинейных искажений обеспечивается за счет адаптации к пульсациям напряжения питания и к напряжению на нагрузке. Даны ил. выполнения блока суммирования 8, блока сравнения 9 и блока управления 10. 5 ил.

на транзисторе (Т) 2, блок питания 3S коммутатор 4, выполненный на транзисторных ключах 5t-5N и диодах 6,-бц и 7, блок суммирования 8, блок сравнения 9 и блок управления 10. Повышение КПД достигается за счет снижения потери мощности в коллекторной цепи Т 2 каскада 1 путем подключения цепи питания каскада 1 неработающего

Изобретение относится к радиотех- нике и может быть использовано в усилительных системах как переменного, так и постоянного напряжения.

Цель изобретения - повышение КПД и снижение нелинейных искажений при работе на комплексную нагрузку.

На фиг. 1 представлена структурная электрическая схема усилителя мощности на фиг. 2 - структурная электрическая схема олока сравнения} на фиг. 3 - структурная электрическая схема блока управленияj на фиг. 4 - принципиальная электрическая схема блока суммирования; на

фиг. 5 - временные диаграммы работы

устройства.

Усилитель мощности содержит уси- л тельный каскад 1, выполненный на транзисторе 2, блок 3 питания, выполненный на 3,3.,...,3N источниках питания, коммутатор 4, выполненный н транзисторных ключах 5, ,5г,...,5м диодах 61,61,...,6N.1 и дополнительном диоде 7, блок 8 суммирования, блок 9 сравнения и блок 10 управления .

Блок 9 сравнения выполнен на компараторе 11 нижнего уровня, компараторе 12 верхнего уровня и резисторах 13 и 14.

Блок 8 суммирования содержит N-2 ячеек 8, ,8t, ... ,8 N. и дополнительну ячейку 15, каждая из которых выполнена на транзисторе 16, диоде 17, резисторах 18-22, а также 8N ,-ю ячейку, выполненную на диоде 17 и резис- торах 18-20.

Блок управления выполнен на тактовом генераторе 23, блоке 24 распределения импульсов, содержащем первый и второй логические элементы 25 и 26 реверсивном счетчике 27 и дешифраторе 28.

Усилитель мощности работает следующим образом.

плеча двухтактного УСИЛИТЕ. ти к дополнительному выходу блсха питания 3. Снижение нелинс -. -.ых ис.-.л- жений обеспечивается за счет адаптации к пульсациям напряжения питания и к напряжению на нагрузке. Даны ил. выполнения блока суммирования 8, блока сравнения 9 и блока управления 10. 5 ил.

0

В момент времени t0 напряжение на нагрузке (фиг. 5а) равно нулю, поэтому напряжение на коллекторно-эмит- терном переходе транзистора 2 усилительного каскада 1 (фиг. 56) равно величине напряжения первого источника 3, блока 3 питания. Это обусловлено тем, что следящая система, состоящая из блока 3 питания, коммутатора 4, усилительного каскада 1, блока 9 сравнения, блока 10 управления и блока 8 суммирования, обеспечивает выполнение неравенства

1и„

IKi U U IUB, ,,

де UK3 1- напряжение на коллекторно- эмиттерном переходе транзистора 2 усилительного каскада 1

К, - коэффициент приведения напряжения икэ к первым входам компараторов 11 и 12 нижнего и верхнего уровней, который определяется соотношением резисторов 13 и 14 блока 9 сравнения;

U,

- значение опорного напряжения, подаваемого на второй вход компаратора 11 блока 9 сравнения (фиг. 2), выбираемого из условия обеспечения заданного значения коэффициента нелинейных искажений,

B - напряжение на выходе блока 8 суммированияj

Е 1 - напряжение первого источника 31 блока 3 питания;

К - коэффициент деления, определяющий соотношением резисторов 18 и 19 ячейки блока 8 суммирования при условии, что резистор 20 блока 8 суммирования много больше резистора 19, и к личеством резисторов 20 в блоке 8 суммирования, кото- , рое равно N числу источников в блоке 3 питания, т.е.

К 19

R,8+R.9

1

N

Предположим, что в момент времени Ю t0 подключен к усилительному каскаду 1 i-ый источник питания, тогда (

IK,- U

кэ

к, (Z

Ег

i Ж,-) l

i i «I,-

Bi

i

поэтому на выходе компаратора 12 верхнего уровня (фиг. 5г), являющемся вторым входом блока 9 сравнения, появится управляющий сигнал, который поступит на второй вход блока 10 управления, в результате чего через (фиг. 3) второй логический элемент блока 24 распределения импульсы с выхода тактового генератора 23 поступят на вход -1 реверсивного счетчика 27, изменяя состояние его выходов, которые соединены с соответствующими входами дешифратора 28. Изменение состояния выходов дешифратора 28, соединенных с соответствующими входами коммутатора 4, будет происходить до тех пор, пока не появится управляющий сигнал на первом выходе дешифратора 28, открывающий первый транзисторный ключ 51 коммутатора 4, подключая к усилительному каскаду 1 первый источник 3, блока питания, что в свою очередь, обеспечивает выполнение равенства

IK,- UKJ к4.Е,1,

в результате сигнал управления на выходе компаратора 12 верхнего уровня отсутствует, что, в свою очередь, запрещает прохождение импульсов на выход -1 реверсивного счетчика 27, и выходы дешифратора 28 своего состояния не меняют.

Если в момент времени tQ будут отключены от усилительного каскада 1 все источники блока 3 питания, то становится справедливым неравенством

|икэ-к,| iuj , ,

в результате чего формируется управляющий сигнал на выходе компаратора 11 нижнего уровня (фиг. 5в) , который является первым выходом блока 9 сравнения, соединенным с первым входом блока 10 управления. Импульсы с выхода тактового генератора 23 через первый логический элемент блока 24 распределения поступят на вход -Н реверсивного счетчика 27, изменяя состояние его выходов, что, в свою очередь, вызовет изменение состояния выходов дешифратора 28. При появлении управляющего сигнала на первом выходе дешифратора 28 открывается соответствующий транзистор коммутатора 4, подключая к усилительному каскаду

1 первый источник 31 (Е блока 3 питания, тем самым способствуя выполнению неравенства

|и„| «IK,-UK9I- UB, -KjEJ,

в результате чего на выходе компаратора 11 нижнего уровня управляющий сигнал отсутствует, что запрещает прохождение тактовых импульсов с выхода тактового генератора 23 на вход +1 реверсивного счетчика 27, а это вызывает отсутствие каких-либо изменений в состоянии выходов дешифратора 28.

На интервале времени от t, до t. справедливо неравенство

)uHU IK,- uK3uiu§, Ka-Ejf

до

где U Кэ E,-UW- напряжение на.коллектор но-эмиттерном переходе (фиг. 56) транзистора 2 уси. лительного каскада 1 ;

д5U h, - напряжение на нагрузке (фиг. 5а), усилительного каскада 1 . В момент времени t + лt справед50 ливо неравенство

к,-икэ| IUHI ,

поэтому на выходе компаратора 11 нижнего уровня (фиг. 5в) формируется управляющий сигнал, который разрешает прохождение импульсов с выхода тактового генератора 23 на вход +1 реверсивного счетчика 27 через первый логический элемент блока распределения 24. В результате изменения 1 состояния выходов реверсивного счетчика 27 появится управляющий сигнал на втором выходе дешифратора 28, который откроет транзистор коммутатора 4, и напряжение питания, подаваемое на усилительный каскад 1, будет

1Е П Е +Е 2 .

I

|при этом напряжение на коллекторно- эмиттерном переходе транзистора 2 усилительного каскада 1

икэ Е1+Ег-ит1 Е

|где U,- напряжение на нагрузке, а напряжение на выходе блока 8 суммирования (фиг. 5д)

ивг к Е Равенство U Вг К „-Ег следует из того, что при подключении к усили- тельному каскаду 1 второго источника Зг (Е7) блока 3 питэммя открывается диод 17 первой ячейки 8., (фиг. 4) и напряжение, равное ,, поступает на первые входы резистора 18 первой ячейки 8, и резистора 21 дополнительной ячейки 15, в результате чего открывается транзистор 16

дополнительной ячейки 15, база которого соединена с вторым выводом ре1 зистора 21, шунтирующим резистор 19 дополнительной ячейки 15„ запрещая прохождение напряжения с выхода дополнительной ячейки, которым является точка соединения резисторов 18, 19 и 20 с коллектором транзистора 16 на вход блока 8 суммирования, поэтому на выходе блока 8 суммирования будет напряжение

U6i К, Еа,

к RH 1.

г,8+К1Э N

где , R.a резисторы первой ячей

ки 8 ,.

Напряжение U В2 КаЕгс выхода блока 8 суммирования поступает на четвертый вход блока 9 сравнения, которым является второй вход компарато- . ра 12 верхнего уровня Ка.

Так как выполняется неравенство |UHI IK, -UK3 К,(Еп-ит1) -К гМива 1ЦЕ J ,

5

0

5 0

5

0

то на выходе компаратора i нижнего уровня управляющий сигнал ет, а это, в свою очередь, предает прохождение импульсов с выхода тактового генератора 23 на вход +1 реверсивного счетчика 27 и, как следствие, изменения состояния выходов дешифратора 28.

Аналогичные процессы будут протекать включительно до момента времени tt,

В момент времени 11 + ut справедливо неравенство

lKi-икз Mi r-TUJhtoe,,

N-1

К2(ГЕ,- Е{)Ь

i i

поэтому на выходе компаратора 12 верхнего уровня (фиг. 5г) формируется сигнал, разрешающий прохождение импульсов с выхода тактового генератора 23 через второй логический элемент блока 24 распределения на вход -1 реверсивного счетчика 27, изме- няя состояние его выходов до тех пор, пока не появится управляющий сигнал на N-1 выходе дешифратора 28, открывающий N-1 транзистор коммутатора 49 который подключает источник 3, (Е N,) блока 3 питания к усилительному каскаду 1, в результате

JUHUIK,- UK9 К1(ГЕ;-ит4)(

N-1 N-1

IUbNM ,)l

поэтому снимается управляющий сигнал с выхода компаратора 11 верхнего уровня, запрещается прохождение импульсов с выхода тактового генератора 23 на вход -1 реверсивного счетчика 27.

Аналогично процесс подключения источника блока 3 питания к усилительному каскаду 1 будет протекать до момента времени tie включительно, В момент времени t к усилительному каскаду 1 подключен источник Е, блока 3 питания.

В момент времени t14 + at, который соответствует моменту начала работы второго плеча двухчастотного усилителя мощности, имеющего функциональную схему подобную показанной на фиг. 1, напряжение на коллекторно- эмиттерном переходе транзистора усилительного каскада 1

,+итТак как K ,(E t+Uln) , |, где Um - напряжение на нагрузке, по-, являющееся на коллекторе транзистора 2 усилительного каскада 1 при работе второго плеча двухтактного усилителя мощности, то на выходе компаратора 12 верхнего уровня формируется управляющий сигнал, разрешающий прохождение импульсов с выхода тактового генератора 23 на вход -1 реверсивного счетчика 27, в результате

отключается источник Зэ от усилитель- 15 транзисторе, блок питания, выполненного каскада 1 и через дополнительный диод 7 к усилительному каскаду 1 подключается дополнительный выход блока 3 питания, а на нулевом выходе дешифратора 28 появляется управляющий сигнал, который подается на первый вход второго логического элемента 26, запрещая прохождение импульсов

1 вход -1 реверсивного счетчика 27. Соединение N-ro выхода дешифратора 28 с первым входом первого логического элемента 25 исключает прохождения импульсов на вход +f реверсивного счетчика 27 при подключении к усилительному каскаду 1 источника 3W блока 3 питания.

Предлагаемый усилитель мощности может работать с высоким КПД не только на активную, но и на комплексную нагрузку, так как в момент времени, когда на коллекторе транзистора усилительного каскада неработающего плеча, входящего в состав двухтактного усилителя мощности, появляется напряжение, вызванное работой усилительного каскада второго плеча, цепь питания усилительного каскада неработающего плеча подключается к дополнительному выходу блока питания, что снижает потери мощности в коллекторной цепи транзистора усилительного каскада, а также обеспечивает более низкий уровень нелинейных искажений за счет адаптации к пульсациям напряжения питания и к напряжению на нагрузке, так как выдерживается соотношение между напряжением питания усилительного каскада и напряжением на нагрузке транзистора усилительного каскада, которые задаются неравенством

20

25

30

ный на N последовательно включенных источниках питания, где N - , 3..., выходы каждого из которых соединены с входами коммутатора соответственно, выполненного на N-1 транзисторных ключах, в коллекторных цепях которых включено N-1 диодов соответственно, и N-M транзисторном ключе, при этом соответствующие выводы N-1 диодов являются входами коммутатора, отличающийся тем, что, с целью повышения КПД и снижения нелинейных искажений при работе на комплексную нагрузку, введены блок суммирования„ блок сравнения , блок управления 9 при этом в коммутатор введен дополнительный диод, одинвывод которогосоединен с общей шиной блока питания и дополнительным входом блока суммирования и является дополнительнымвходом коммутатора, а другой вывод соединен с объедкнен -- ными эмиттерами всех N транзисторных ключей, N-м входом блока суммирования, третьим входом блока управления и первым входом блока сравнения, коллектор N-ro транзисторного ключа соединен с N-м источником питания и является N-м входом коммутатора, второй вход блока сравнения соединен с выходом усилительного каскада , третий вход является входом для подачи опорного напряжения, четвертый вход соединен с выходом блока суммирования, а первый и второй выходы соединены соответственно с первым.и вторым входами блока управления соответственно, причем 1, 2,... N-й выходы блока управления соединены с входами управления 1, 55 2,... N-ro транзисторных ключей коммутатора, 1,2.., (N-D-й входы которого соединены с 1, 2... (N-1)-M входами блока суммирования соответственно .

35

40

45

50

luHU

К,- UR, U.I U

- И H-i

Кг-(Е|- ,.)|,

И

При построении усилителя мощности на транзисторе, полярность которого - противоположна приводимой в описании, необходимо не только изменить полярность включения диодов коммутатора и блока суммирования, но и поменять местами точки подключения первых и вторых входов компараторов блока сравнения.

Формула изобретения

Усилитель мощности, содержащий усилительный каскадf выполненный на

5 транзисторе, блок питания, выполнен0

5

0

ный на N последовательно включенных источниках питания, где N - , 3..., выходы каждого из которых соединены с входами коммутатора соответственно, выполненного на N-1 транзисторных ключах, в коллекторных цепях которых включено N-1 диодов соответственно, и N-M транзисторном ключе, при этом соответствующие выводы N-1 диодов являются входами коммутатора, отличающийся тем, что, с целью повышения КПД и снижения нелинейных искажений при работе на комплексную нагрузку, введены блок суммирования„ блок сравнения , блок управления 9 при этом в коммутатор введен дополнительный диод, одинвывод которогосоединен с общей шиной блока питания и дополнительным входом блока суммирования и является дополнительнымвходом коммутатора, а другой вывод соединен с объедкнен -- ными эмиттерами всех N транзисторных ключей, N-м входом блока суммирования, третьим входом блока управления и первым входом блока сравнения, коллектор N-ro транзисторного ключа соединен с N-м источником питания и является N-м входом коммутатора, второй вход блока сравнения соединен с выходом усилительного каскада , третий вход является входом для подачи опорного напряжения, четвертый вход соединен с выходом блока суммирования, а первый и второй выходы соединены соответственно с первым.и вторым входами блока управления соответственно, причем 1, 2,... N-й выходы блока управления соединены с входами управления 1, 5 2,... N-ro транзисторных ключей коммутатора, 1,2.., (N-D-й входы которого соединены с 1, 2... (N-1)-M входами блока суммирования соответственно .

5

0

5

0

Bx.2

ft

14

Вх.д

11

27

I

I ,3j

5

16

24

-1

Фиг. 5

11

Вых. 1

П

Вых. г

Вк.Ч Фиг. I

Ю

N

N N-1

Вых.н

18

Вых. 1

ФигМ