Устройство синхронизации псевдослучайных сигналов Советский патент 1990 года по МПК H04L7/08 

Изобретение относится к электросвязи и может быть использовано в си темах передачи информации, использующих псевдослучайные сигналы, для быстрого вхождения в синхронизм. Целью изобретения является сокращение времени вхождения в синхронизм На фиг,1 представлена структурная электрическая схема устройства синхро низации псевдослучайных сигналов; на фиг. 2 и 3 - структурные электричес кие схемы формирователя опорного сиг нала; на фиг.4 и 5 - временные диаграммы сигналов, поясняющие работу устройства синхронизации псевдослучайных сигналов. Устройство синхронизации псевдослучайных сигналов содержит дискретизатор 1, вычитающий блок 2, аттенюатор 3, ключ 4, сумматор 5, линию 6 задержки, формирователь 7 опорного сигнала, перемножитель 8, накопитель 9, пороговый блок fО ,дополнительную линию 11 задержки, первьй дополнител ный перемножитель 12, фильтр 13 нижних частот, тактовый генератор 14, второй дополнительный перемножитель 15, блок 16 компараторов, дешифратор 17. Формирователь 7 опорного сигнала (первый вариант) содержит перемножитель 18, управляемый делитель 19 напряжения, блок 20 квадраторов, весо вой сумматор 21, формирователь 22 уп равляющего сигнала (фиг.2). Формирователь 7 опорного сигнала второй вариант) содержит блок 23 формирователей модуля сигнала, блок 24 выбора минимального сигнала, первый перемножитель 25, блок формирователей 26 двухуровневого сигнала, второй перемножитель 27 (фиг.З). Устройство синхронизации псевдослучайных сигналов работает следующи образом. На вход устройства синхронизации псевдослучайных сигналов поступает псевдослучайная последовательность СПСП), символы которой могут быть ИС кажены шумом (фиг.4а, искаженные сим волы показаны пунктиром). В начальный момент времени на выходах линии 6 задержки (фиг.1, фиг.4г, фиг.5г, первый выход линии задержки 5, фиг.4 д четвертый выход линии 6 задержки), на выходе формирователя 7 (фиг.4е), на выходе накопителя 9 (фиг.56, где - уровень порога), на выходе первого перамножителя 8 (фиг.5а) и на выходе порогового блока 10 равны нулю. В такой ситуации ключ 4 замкнут и входной сигнал после дискретизации в дискретизаторе 1 проходит на информационный вход линии 6 задержки. Дискретизация входного сигнала осуществляется по переднему фронту сигнала, вырабатываемого управляемым тактовым генератором 14 (фиг.4б). После четырех тактов на всех выходах линии 6 задержки появляются сигналы (в данном случае линия 6 задержки имеет четыре отвода, из которых используются первый и четвертый отводы). На выходе формирователя 7 также появляется сигнал, причем его величина и знак определяются входными сигналами. Если на входы формирователя 7 поступают неискаженные символы последовательности, то на его выходе знак сигнала совпадает со знаком следующего принимаемого символа, это приводит к уменьшению сигнала на выходе вычитающего блока 2 (фиг.4в) и увеличению сигнала на входе, а сле,довательно. и на выходах линии 6 задержки. Это увеличение приводит соотп ветственно к увеличению сигнала на вьгходе формиррвателя 7 и происходит до тех пор, пока сигнал на выходе формирователя 7 не будет полностью совпадать с сигналом на выходе дискрётизатора 1. По мере увеличения сигнала на выходе формирователя 7 увеличивается сигнал на выходе переножителя В и на- ош -еля 9, что приводит к превышению порога в пороговом блоке 10 и ключ 4 размыкается. В этом случае сигнал с выхода формирователя-7 поступает непосредственно на информацион- ньш вход линии 6 задержки и совокупность этих блоков, образует генератор псевдослучайной последовательности, причем задержка формируемой ПСП совпадает с задержкой принимаемого Возникновение ошибки в принимаемом сигнале (при замкнутом ключе 4) приводит к уменьшению уровня сигнала на выходе формирователя 7, однако по мере накопления влияние этих ошибок все меньше сказывается на знаке этого сигнала. Совокупность второго дополнительного перемнржителя 15 и первого дополнительного перемножителя 12 образуют временной дискриминатор, на выходе которого (фиг.Зд) сигнал содержит постоянную составляющую, пропорциональную рассогласованию по задержке между сигналом, формируемым формирователем 7 и сигналом на выходе дополнительной линии 11 задержки (фиг.Зв). Эта постоянная составляющая фильтруется фильтром 13 нижних частот и воздействует на частоту сиг нала, вырабатываемого тактовым генер тором Л, В результате этого задержка сигнала на выходе формирователя и задержка сигнала дискретизации (фиг.46) изменяются таким образом, чтобы момент дискретизации совпадал с серединой принимаемого символа. При этом исключаются ошибки, вызванные дрожанием фронтов принимаемых символов. Формула изобретения 1. Устройство синхронизации псевдослучайных сигналов, содержащее последовательно соединенные дискретизатор, перемноямтель, накопитель, по роговый блок и ключ, последовательно соединенные тактовый генератор и линия задержки, а также сумматор и дешифратор, выход тактового генератора подсоединен к управляющему входу дискретизатора, причем информационный вход дискретизатора и выход дешифратора являются соответственно входом и выходом устройства, о т.,-. я и ч а ю щ е е с .я тем, что, с целью сокращения времени вхождения в синхронизм, введены последовательно соединенные дополнительная линия задержки, первый дополнительный перемножитель, фильтр нижних частот, выход которого подсоединен к управляющему входу тактового генератора, последовательно соединенные вычитающий- блок и аттенюатор, выход которог подсоединен к информационному входу ключа, последовательно соединенные формирователь опорного сигнала и второй дополнительный перемножитель, выход которого подсоединен к второму входу первого дополнительного перемножителя, я также блок компараторов при этом первы вход и выход суммато ра подключены соответственно к выхо16 ду ключа и информационному входу линии задержки, выход дискретизатора ;, подсоединен к первому входу вычитаюше-. го блока, второй вход которог объединен с вторыми входами первого пе- ремножителя и сумматора и подключен к выходу формирователя опорного сигнала, выходы линии задержки через бло:; компараторов подсоединены к соответствующим входам дешифратора, дополнительные выходы линии задержки подсоединены к соответствующим входам формирователя опорного сигнала, а второй вход второго дополнительного пё)емножителя и вход дополнительной линии задержки подключены соответственно к выходу тактового генератора и информационному входу дискретизатора. 2.Устройство по п.1, отличающееся тем, что формирователь опорного сигнала содержит последовательно соединенные блок квадратов, весовой сумматор, формирователь управляющего сигнала и управляемый делитель напряжения, а также перемно- житель, входы которого объединены с соответствующими входами блока квадраторов, а выход перемножителя подсоединен к информационному входу управляемого делителя напряжения, причем входы перемножителя и Ьыход управляемого делителя напряжения являются соответственно входами и выходом формирователя опорного сигнала, а формирователь управляющего сигнала выполнен в виде преобразователя сигнала по функции квадратный корень 3.Устройство по п.1, о т л и чающееся тем, что формирователь опорного сигнала содержит последовательно соединенные блок формирователей модуля сигнала, блок выбора минимального сигнала и первый перемножитель,последовательно соединенные блок формирователей двухуровневого сигнала и второй перемножитель, выход которого подсоединен к второму вьрсоду первого перемножителя, входы блока формирователей двухуровневого сигнала объединены с соответствующими входами блока формирователей модуля сигнала, причем входы блока формирователей модуля сигнала и выход первого перемножителя являются соответственно входами и выходом -формирователя второго сигнала.

Изобретение относится к электросвязи и может быть использовано в системах передачи информации, использующих псевдослучайные сигналы для быстрого вхождения в синхронизм. Целью изобретения является сокращение времени вхождения в синхронизм. Входной сигнал после дискретизатора 1 поступает на линию 11 задержки, на выходах которой появляются соответствующие сигналы. На выходе формирователя 7 опорного сигнала также появляется сигнал, величина и знак которого определяются входным сигналом. Возникновение ошибки во входном сигнале приводит к уменьшению уровня сигнала на выходе формирователя 7 опорного сигнала, однако по мере накопления влияние этих ошибок все меньше сказывается на знаке этого сигнала. 2 з.п. ф-лы, 5 ил.

Фиг. 2

23

26

Л

г

2Ь

И7

г

.

Фиг,3

ФиаЛ

а