Устройство для распознавания подвижных объектов Советский патент 1991 года по МПК G06K9/00 

Изобретени е относится к автоматике и вычислительной технике, в частности к устройствам для распознавания подвижных объектов, и может быть использовано в системах автоматизации управления производственными процессами.

Цель изобретения - повышение быстродействия и надежности устройства

На фиг,1 представлена блок-схема устройства; на фиг.2 - схема селектора адреса| на фиг,3 - схема третьего блока памяти на фиг.4 - временные диаграммы, поясняющие работу устройства.

Устройство (фиг„О содержит с первого но четвертый блоки 1-4 памяти.) селектор 5 адреса, сумматор 6, первый, второй и третий регистры 7-9, первый 10 и второй 11 дешифраторы, первый 12 и второй 13 элементы ИЛИ, первый 14 и второй 15 триггеры, первый 16 и второй 17 элементы И, группа элементов И 18-20, реверсивный счетчик 21, инвертор 22, с первого по пятый элементы 23-27 задержки и третий элемент ИЛИ 28.

На фиг,1 также обозначены контактная клавиша 29, входы 30-37 устройства и выходы 38-40.

Селектор адреса (фиг.2) включает элементы И 41-46, триггеры 47-49, элементы ИЛИ 50-55, элементы 56-58 задержки, входы 59-62 и выходы 63-71.

Третий блок памяти (фиг.З) выполнен в виде групп элементов И 72-74,

регистров 75-77, групп элементов И 78-80 и элемента ИЛИ 81.

Устройство работает следующим образом.

Перед началом работы в регистр 8 заносится базовый идентификационный код, характеризующий тип подвижных объектов, которые будут предъявлены для идентификации. Этот код заносится с входа 34 синхроимпульсом, поступающим на вход 35.

Указанный код расшифровывается дешифратором 10 и снимает разрешающий потенциал с одного из входов элемента И 17, блокируя его работу, а кроме того, открывает по одному входу одни из элементов II 18-20, соответствующий поступившему коду.

Потенциалы с выходов соответствующих разрядов регистра 9 поступают через входы 59-61 селектора 5 на входы элементов И 42, 44 и 46, открывая по второму входу те из них, разряды которых соответствуют разрядам регистра 9 с высоким единичным потенциалом.

Таким образом, после ввода кода- идентификатора те элементы И 42, 44 и 46, на входах которых присутствуют три единичных потенциала с входа 62, с соответствующего из входов 59-61 и с инверсного выхода соответствующего из триггеров 47-49, находящихся в исходном состоянии, будут готовы к ра- боте.

Подвижные объекты последовательно предъявляются для идентификации.Каж

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах автоматизации управления производственными процессами. Целью изобретения является повышение быстродействия и надежности устройства. Устройство содержит селектор адреса, четыре блока памяти, три регистра, дешифратор, два триггера, счетчик, сумматор, пять элементов И, три элемента ИЛИ, пять элементов задержки, инвертор. За счет исключения затрат времени на выполнение повторных процедур распознавания и учета различных типов объектов достигается не только высокое быстродействие, но и надежность распознавания . 4 ил.

Лосле этого оператор нажимает кла- 20 дый из них имеет свой порядковый но

вишу 29 Код идентификатора введен, сигнал с выхода которой поступает по входу 36 устройства на элемент ИЛИ 13 и, пройдя его, поступает на вход одного из элементов И 18-20, открытого по двум другим входам высокими потенциалами с инверсного выхода триггера 14 и с соответствующего выхода дешифратора 10, С выхода одного из указанных элементов И 18-20 импульс поступает на вход считывания фиксированной ячейки памяти блока 4, выполненного в виде постоянного запоминающего устройства, и считывает содержимое соответствующей ячейки на вход регистра 9.

Одновременно тот же импульс считывания проходит через элемент ИЛИ 28, задерживается элементом 27 задержки на время считывания кода из блока 4 памяти и поступает как на синхровход регистра 9, записывая в пего код из блока 4, так и на единичный вход триггера 14, переводя его в единичное состояние, в котором он снимает блокировку с входа 62 селектора 5 и выдает сигнал Есть идентификатор на выход 3 9.

Кроме того, тот же импульс сбрасывает в исходное состояние триггер 15, поступая на его нулевой вход.

Код, поступивший в регистр 9 из блока 4, содержит столько разрядов, сколько областей памяти отведено для идентификации предъявляемых подвижных объектов. Наличие единицы в соответствующем разряде означает, что эта область памяти относится к данным, характеризующим предъявляемые объекты.

25

30

35

40

45

50

55

мер, который расшифровывается дешифратором (не показан), и сигналы от объектов поступают на входы 30-32.

Допустим, что сигнал поступил на вход 30. Тогда сигнал с входа 30 поступает на один вход как элемента И 41 (фиг. 2), так и элемента И 42. Открыт будет только элемент И 42, так как элемент И 41 блокирован низким потенциалом с прямого выхода триггера 47, находящегося в исходном состоянии.

Импульс с входа 30 проходит через элемент И 42 и поступает через элемент ИЛИ 50 на выход 70 селектора и далее через вход 70 на входы элементов И 72-74 и синхронизирующие входы регистров.

Кроме того, этот же импульс через элементы ИЛИ 54 и 55 сбрасывает (или подтверодает) в нулевое состояние триггеры 48 и 49 и поступает на вход элемента 56 задержки (фиг,46), в котором задерживается на время занесе- ния данных в соответствующий из регистров 75 и 76 в блоке 3 импульсом с выхода 70 селектора 5.

С выхода элемента 56 этот импульс поступает на единичный вход триггера 47, переводя его в единичное состояние и блокируя таким образом цепь прохождения последующих импульсов с входа 30 через элемент И 42 и, наоборот, разрешая их прохождение через элемент И 41. Кроме того, этот импульс через выход 65 селектора поступает на вход считывания фиксированной ячейки памяти блока 1, выполненного в виде ПЗУ, и считывает содержи5

0

5

0

5

0

5

мер, который расшифровывается дешифратором (не показан), и сигналы от объектов поступают на входы 30-32.

Допустим, что сигнал поступил на вход 30. Тогда сигнал с входа 30 поступает на один вход как элемента И 41 (фиг. 2), так и элемента И 42. Открыт будет только элемент И 42, так как элемент И 41 блокирован низким потенциалом с прямого выхода триггера 47, находящегося в исходном состоянии.

Импульс с входа 30 проходит через элемент И 42 и поступает через элемент ИЛИ 50 на выход 70 селектора и далее через вход 70 на входы элементов И 72-74 и синхронизирующие входы регистров.

Кроме того, этот же импульс через элементы ИЛИ 54 и 55 сбрасывает (или подтверодает) в нулевое состояние триггеры 48 и 49 и поступает на вход элемента 56 задержки (фиг,46), в котором задерживается на время занесе- ния данных в соответствующий из регистров 75 и 76 в блоке 3 импульсом с выхода 70 селектора 5.

С выхода элемента 56 этот импульс поступает на единичный вход триггера 47, переводя его в единичное состояние и блокируя таким образом цепь прохождения последующих импульсов с входа 30 через элемент И 42 и, наоборот, разрешая их прохождение через элемент И 41. Кроме того, этот импульс через выход 65 селектора поступает на вход считывания фиксированной ячейки памяти блока 1, выполненного в виде ПЗУ, и считывает содержимое ячейки памяти блокл 1 в качестве базового адреса считываемых данных в регистр 7.

Одновременно этот импульс через элемент ИЛИ 51 проходит на выход 66 селектора 5 и далее поступает на вход элемента 23 задержки, на вход синхронизации реверсивного счетчика 21 и на вход 66 блока 3.

Поступая на вход 66 блока 3, импульс переписывает содержимое соответствующего из регистров 75-77 чере соответствующие элементы И 78-80 и ИЛИ 81 на информационный вход реверсивного счетчика, В данном примере высоким потенциалом триггера 47 с выхода 67 селектора 5 открывается группа элементов И 78 и, следовательно, код с выхода регистра 75 через элементы И 78 и элементы ИЛИ 81 переписывается в реверсивный счетчик 21.

С выхода элемента 23 задержки (фиг„4в) импульс поступает на синхронизирующий вход регистра 7 и заносит код базового адреса в регистр 7.

В результате код базового адреса с выхода регистра 7 поступает на оди информационный вход сумматора, на другой информационный вход которого поступает содержимое реверсивного счетчика 21.

Импульс с выхода элемента ИЛИ 12, задержанный на время занесения кода элементом 26 задержки (фиг,4г), поступает на синхронизирующий вход сумматора 6, который на своем выходе формирует результат суммы базового адреса и содержимого реверсивного счетчика 21. Этот код в качестве базового адреса считывания поступает на адресный вход блока 2 памяти, на вход считывания которого поступает импульс с выхода элемента 24 задержки (фиг ,4д).

В результате с выхода 38 блока 2 считываются данные, характеризующие все параметры данного объекта идентификации,,

После считывания данных импульсом, задержанным элементом 25, сумматор сбрасывается в исходное состояние (фиг ,4е).

Кроме того, импульс считывания с выхода элемента 24 задержки поступает на суммирующий вход реверсивного счетчика, фиксируя факт выдачи данны о первом объекте идентификации.

5

0

5

0

5

0

5

0

5

Если за первым объектом следует объект, относящийся к тому же классу, т.е. имеющий такой же номер, то сигнал от такого объекта вновь поступает на тот же вход 30.

В этом случае сигнал с выхода 30 селектора 5 проходит через элемент И 41, так как триггер 47 находится в единичном состоянии, и через элемент ИЛИ 52 поступает на выход 71 селектора 5, с которого через элемент ИЛИ 12 и элемент 26 задержки он проходит на синхронизирующий вход сумматора 6, формирующий адрес считывания путем суммирования кода базового адреса и единицы реверсивного счетчика 21, и . т.д.

Если необходимо вернуться к повтор- нон идентификации подвижного объекта, то оператор нажимает клавишу Возврат (не показана), сигнал с выхода которой поступает на вход 33 устройства и далее на один вход элемента И 16, другой вход которого через инвертор 22 подключен к выходу дешифратора 1 1 .

У дешифратора 11 задействован только один выход, высокий потенциал на выходе которого формируется только в том случае, если на его входе присутствуют одни нули с выходов реверсивного счетчика.

Поскольку в данном случае показания реверсивного счетчика 21 не равны нулю, то на выходе дешифратора присутствует низкий потенциал, который инвертируется инвертором 22 и открывает элемент И 16 по другому входу, Импульс с входа 33 проходит через - элемент И 16 на вычитающий выход реверсивного счетчика 21 и уменьшает его показания на единицу.

Кроме того, этот же импульс прохо дит через элемент ИЛИ 12 и после задержки элементом 26 на время переходных процессов в счетчике 21 поступает на синхронизирующий вход сумматора, формирующего адрес считывания на единицу меньше.

Повторное нажатие клавиши Возврат приводит к обратному просмотру данных объектов до тех пор, пока дешифратор 11 не зафиксирует факт 66- нуления реверсивного счетчика по вычитающему входу.

Если на вход устройства предъявляется сигнал от объекта другого типа (номера), то импульсом с входа 70

блока 3 показания реверсивного счетчика запоминаются-на период просмот- ра путем переписи его показаний в регистр 75, а импульсом с входа 66 по- .казания регистра переписываются обратно в реверсивный счетчик.

Это позволяет оператору сравнивать параметры объектов различных типов.

Таким образом, введение новых уз- лов и элементов позволяет повысить как быстродействие устройства, исключая затраты времени на выполнение повторных процедур по идентификации подвижных объектов, так и его надежность путем распределения областей памяти по различным типам объектов

Формула изобретения 20

Устройство для распознавания подвижных объектов, содержащее селектор адреса, информационные входы которого являются первым информационным входом устройства, первый блок памя-

ти, входы считывания которого соединены с выходами первой группы селектора адреса, а выход подключен к информационному входу первого регистра, первый элемент задержки, вход которого соединен с первым выходом селектора адреса, а выход подключен к синхронизирующему входу первого регистра, второй элемент задержки, выход которого соединен с входом третьего элемента задержки и с входом считывания второго блока памяти, выход которого является информационным выходом блока, второй регистр, информационный вход которого являете вторым информационным входом устройства, а выход соединен входом первого дешифратора, выходы которого подключены к одним входам группы элементов И, и четвертый элемент задержки, отличающееся тем, что, с целью повышения быстродействия и надежности устройства путем исключения затрат времени на выполнение повторных процедур распознавания объектов и учета различных типов объектов, оно содержит первый элемент И, один вход которого является первым управляющим входом устройства, первый элемент ИЛИ, входы которого соединены с выходом первого элемента задержки, с вторым выходом селектора адреса, а выход подключен к входу четвертого элемента задержки,

5

0

5

0

5

0

5

выход которого соединен с входом второго элемента задержки, реверсивный счетчик, синхронизирующий вход которого подключен к первому выходу селектора адреса, суммирующий вход соединен с выходом второго элемента за- держки, а вычитающий вход подключен к выходу первого элемента И, сумматор, информационные входы которого соединены с выходами первого регистра и реверсивного счетчика, синхронизирующий вход подключен к выходу четвертого элемента задержки, установоч- ный вход соединен с выходом третьего элемента задержки, з. выход подключен к адресному входу второго блока памяти, второй дешифратор, вход которого соединен с выходом ревер сивного счетчика, инвертор, вход которого подключен к выходу второго дешифратора, а выход соединен с другим входом первого элемента И, второй элемент ИЛИ, один вход которого .является вторым синхронизирующим входом устройства, другие подключены к информационным входам селектора адреса, а выход соединен с вторыми входами группы элементов II, третий блок памяти, инфор- мационный вход которого соединен с выходом реверсивного счетчика, адресные входы которого подключены к соответствующим выходам второй группы селектора адреса, синхронизирующие входы соединены с первым и третьим выходами селектора адреса, а выход подключен к информационному входу реверсивного счетчика, первый триггер, нулевой вход которого является вторым управляющим входом устройства, прямой выход которого соединен с входом блокировки селектора адреса и является первым информационным выходом устройства, инверсный выход первого триггера соединен с третьими входами элементов И группы селектора адреса, третий регистр, выходы которого поразрядно подключены к управляющим входам селектора адреса, а установочный вход соединен с нулевым входом первого триггера, второй элемент И, входы которого соединены с выходом второго элемента ИЛИ, соответствующим выходом первого дешифратора и инверсным выходом первого триггера, четвертый блок памяти, входы считывания кс- торого соединены с выходами элементов И группы, а выход подключен к информационному входу третьего регистpa, третий элемент ИЛИ, входы которого соединены с выходами элементов И группы, пятый элемент задержки, вход которого соединен с выходом третьего элемента ИЛИ, а выход подключен к единичному входу первого триггера, установочному входу второго регистра, синхронизирующему входу третьего ре37

Фиг.)

гистра и является установочным входом устройства, второй триггер, единичный вход которого соединен с выходом второго элемента И, установочный вход подключен к выходу пятого элемента задержки, а прямой выход является вторым информационным выходом устрой- ства.

о40

071