УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПОИСКОМ ТЕКСТОВЫХ ДОКУМЕНТОВ В ИНФОРМАЦИОННОЙ БАЗЕ ДАННЫХ Российский патент 2004 года по МПК G06F17/30 

Изобретение относится к вычислительной технике, в частности к устройствам для управления поиском текстовых и графических документов в информационной базе данных.

Особенность решаемой технической задачи заключается в том, чтобы клиенты - пользователи информационной базы данных могли получать интересующие их документы не только по некоторым, заранее заданным идентификационным признакам, но и осуществлять поиск таких документов, идентификационные признаки которых у клиентов-пользователей отсутствуют.

Известны устройства, которые могли бы быть использованы для решения поставленной задачи [1, 2].

Первое из известных устройств содержит блоки приема и хранения данных, соединенные с блоками управления и обработки данных, блоки поиска и селекции, подключенные к блокам хранения данных и отображения, синхронизирующие входы которых соединены с выходами блока управления [1].

Существенный недостаток данного устройства состоит в невозможности решения задачи поиска документов в информационной базе данных при отсутствии полного набора идентификационных признаков искомого документа.

Известно и другое устройство, содержащее первый и второй блоки памяти, регистры первой и второй групп, регистры, триггеры, одновибратор, элементы И, ИЛИ, группы элементов И, ИЛИ, элементы задержки и формирователи импульсов [2].

Последнее из перечисленных выше технических решений наиболее близко к описываемому.

Его недостаток также заключается в том, что поиск требуемых документов жестко привязан к необходимости задания полного набора идентификационных признаков, в качестве которых выступает адрес раздела блока памяти, в котором находится искомый документ.

Цель изобретения - повышение быстродействия устройства путем введения иерархии типов документов и их классификации по предметным областям и времени создания.

Поставленная цель достигается тем, что в известное устройство, содержащее первый регистр, информационные входы которого являются первым информационным входом устройства, синхронизирующий вход является синхронизирующим входом устройства, а выходы соединены с информационными входами первого селектора адреса, синхронизирующий вход которого является синхронизирующим входом устройства, а информационные выходы подключены к информационным входам второго регистра, синхронизирующий вход которого соединен с синхронизирующим выходом первого селектора адреса, а выходы второго регистра являются первым информационным выходом устройства, третий регистр, информационные входы которого являются вторым информационным входом устройства, синхронизирующий вход соединен с выходом первого элемента И, а выходы подключены к информационным входам второго селектора адреса, синхронизирующий вход которого подключен к выходу первого элемента И, четвертый регистр, информационные входы которого соединены с информационными выходами второго селектора адреса, синхронизирующий вход подключен к синхронизирующему выходу второго селектора адреса, а выходы соединены с первым входом соответствующих элементов И первой группы, второй вход которых подключен к выходу первого элемента задержки, вход которого соединен с синхронизирующим выходом второго селектора адреса, пятый регистр, информационные входы которого подключены к входам соответствующих элементов ИЛИ группы, синхронизирующий вход соединен с выходом элемента ИЛИ, входы которого подключены к выходам первого, второго и третьего элементов задержки, а выход элемента ИЛИ является синхронизирующим выходом устройства, элементы И второй и третьей групп, выходы которых соединены с входами соответствующих элементов ИЛИ группы, второй и третий элементы И, введены блок выбора направления поиска, первый, второй, третий и четвертый управляющие входы которого являются первым, вторым, третьим и четвертым управляющими входами устройства соответственно, первый управляющий выход блока соединен с одними входами элементов И первой группы и с одними входами первого и третьего элементов И, другие входы которых подключены к синхронизирующему выходу первого селектора адреса, второй управляющий выход блока подключен к третьему входу первого элемента И и к одному входу второго элемента И, другой вход которого подключен к синхронизирующему выходу первого селектора адреса, третий управляющий выход блока соединен с третьим входом второго элемента И и с одними входами элементов И второй группы, другие входы которых подключены к выходу второго элемента задержки, четвертый управляющий выход блока соединен с третьим входом третьего элемента И и с одними входами элементов И третьей группы, другие входы которых подключены к выходу третьего элемента задержки.

В устройство также введены шестой регистр, информационный вход которого является третьим информационным входом устройства, а синхронизирующий вход подключен к выходу второго элемента И, первый реверсивный счетчик, суммирующий и вычитающий входы которого соединены с пятым и шестым управляющими выходами блока выбора направления поиска, а выходы подключены к другим входам элементов И второй группы, третий селектор адреса, информационные входы которого соединены с выходами шестого регистра, синхронизирующий вход подключен к выходу второго элемента И, информационные выходы третьего селектора адреса соединены с информационными входами первого реверсивного счетчика, а синхронизирующий выход подключен к синхронизирующему входу первого реверсивного счетчика, седьмой регистр, информационный вход которого является четвертым информационным входом устройства, а синхронизирующий вход подключен к выходу третьего элемента И, второй реверсивный счетчик, суммирующий и вычитающий входы которого соединены с седьмым и восьмым управляющими выходами блока выбора направления поиска, а выходы подключены к другим входам элементов И третьей группы, четвертый селектор адреса, информационные входы которого соединены с выходами седьмого регистра, синхронизирующий вход подключен к выходу третьего элемента И, информационные выходы четвертого селектора адреса соединены с информационными входами второго реверсивного счетчика, а синхронизирующий выход подключен к синхронизирующему входу второго реверсивного счетчика, второй элемент ИЛИ, входы которого соединены с пятым и шестым управляющими выходами блока выбора направления поиска и синхронизирующим выходом третьего селектора адреса, а выход подключен к входу второго элемента задержки, и третий элемент ИЛИ, входы которого соединены с седьмым и восьмым управляющими выходами блока выбора направления поиска и синхронизирующим выходом четвертого селектора адреса, а выход подключен к входу третьего элемента задержки.

Сущность изобретения поясняется чертежами, где на фиг.1 представлена структурная схема устройства, на фиг.2 - структурная схема селектора адреса 11-14, а на фиг.3 показан пример конкретного конструктивного выполнения блока выбора направления поиска.

Устройство (фиг.1) содержит первый 1, второй 2, третий 3, четвертый 4, пятый 5, шестой 6 и седьмой 7 регистры, первый 8 и второй 9 реверсивные счетчики, блок 10 выбора направления поиска, первый 11, второй 12, третий 13 и четвертый 14 селекторы адресов, первый элемент 15 ИЛИ, первый 16, второй 17 и третий 18 элементы И, первую 19, вторую 20 и третью 21 группы элементов И, группу 22 элементов ИЛИ, первый 23, второй 24 и третий 25 элементы задержки, второй 26 и третий 27 элементы ИЛИ.

На фиг.1 также показаны синхронизирующий вход 30 устройства, первый 31, второй 32, третий 33, четвертый 34 информационные входы устройства, первый 35, второй 36, третий 37 и четвертый 38 управляющие входы устройства, первый 39 и второй 40 установочные входы блока 10.

Кроме того, на фиг.1 показаны первый 41 и второй 42 информационные выходы устройства, синхронизирующий выход 43 устройства, а также первый 44, второй 45, третий 46, четвертый 47, пятый 48, шестой 49, седьмой 50 и восьмой 51 управляющие выходы блока выбора направления поиска.

Селектор адреса 11-14 (фиг.2) содержит дешифратор 55, первый 56, второй 57, третий 58 элементы И группы, блок 59 памяти, выполненный в виде постоянного запоминающего устройства, элемент 60 ИЛИ, первый 61 и второй 62 элементы задержки. На чертеже также показаны информационный вход селектора 63, синхронизирующий вход селектора 64, а также информационный выход 65 и синхронизирующий выход 66.

Блок выбора направления поиска 10 (фиг.3) содержит первый 67 и второй 68 триггеры, первый 69, второй 70, третий 71 и четвертый 72 элементы И, а также элементы 73, 74 ИЛИ. На чертеже также показаны первый 35, второй 36, третий 37 и четвертый 38 управляющие входы блока и устройства, первый 39 и второй 40 установочные входы блока и устройства, а также управляющие выходы 44-51.

Все узлы и элементы устройства выполнены на стандартных потенциально-импульсных элементах.

Устройство работает следующим образом.

Для наглядности иллюстрации работы устройства разделим все текстовые документы, находящиеся в информационной базе данных, по типу их использования на три категории:

- патенты,

- заявки ФИПС,

- дела, связанные с делопроизводством по прохождению заявок.

Перед началом работы устройства все его узлы и блоки устанавливаются в исходное состояние нажатием клавиши “Сброс”, которая нажимается всякий раз, когда пользователь переходит к новому циклу работы (для упрощения чертежа клавиша “Сброс” и цепи установки узлов и блоков в исходное положение на чертеже не показаны)

При необходимости поиска любого из перечисленных типов документов пользователь на пульте управления (на чертеже не показан), во-первых, должен указать тип документа, код которого с информационного входа 31 поступает на информационные входы регистра 1, и его номер, код которого с информационного входа 32 поступает на информационные входы регистра 3. После этого пользователь нажимает клавишу “Поиск” и на синхронизирующий вход устройства 30 поступает тактирующий импульс, который, во-первых, поступая на синхронизирующий вход регистра 1, заносит в него код типа документа, а во-вторых, поступает на синхронизирующий вход 64 селектора адреса 11 (фиг.2).

Дешифратор 55 селектора адреса 11 расшифровывает код типа документа и высоким потенциалом на одном из своих выходов открывает один из элементов 56-58 И (допустим, что это будет элемент 56 И). Одновременно с этим синхронизирующий импульс с выхода элемента 61 задержки, задержанный на время занесения кода в регистр и его расшифровки дешифратором 55, проходит через открытый элемент 56 И и, во-первых, поступает на вход считывания фиксированной ячейки постоянного запоминающего устройства (ПЗУ), где хранится адрес зоны памяти, где хранится выбранный тип документа, например патенты. Код адреса зоны памяти считывается из ПЗУ 59 и через выход 65 поступает на информационные входы регистра 2.

Во-вторых, импульс с выхода элемента 56 И через элемент 60 ИЛИ проходит на вход элемента задержки 62, где задерживается на время считывания кода из ПЗУ 59 на информационные входы регистра 2, и далее поступает на синхронизирующий вход регистра 2, занося в него код адреса зоны памяти документов выбранного типа.

Параллельно с описанным процессом код номера документа выбранного типа поступает на информационные входы регистра 3 и заносится в регистр 3 только в том случае, если элемент 16 И будет открыт высокими потенциалами с инверсных выходов триггеров 67 и 68 блока 10. Другими словами, триггеры 67 и 68 должны находиться в исходном состоянии. Это состояние соответствует ситуации, когда пользователю заранее был известен номер патента, номер дела или номер заявки, содержание которых ему необходимо для работы.

В данной ситуации синхронизирующий импульс с выхода 66 селектора адреса 11 проходит через элемент 16 И на синхронизирующий вход регистра 3 и заносит в него код номера выбранного типа документа.

Дешифратор 55 селектора адреса 12 расшифровывает код типа документа и высоким потенциалом на одном из своих выходов открывает один из элементов И (допустим, что это будет элемент 57 И). Одновременно с этим синхронизирующий импульс с выхода элемента 61 задержки, задержанный на время занесения кода в регистр 3 и его расшифровки дешифратором 55, проходит через открытый элемент 57 И и, во-первых, поступает на вход считывания фиксированной ячейки постоянного запоминающего устройства (ПЗУ), где хранится адрес документа с данным номером. Код адреса документа с заданным номером считывается из ПЗУ 59 и через выход 65 поступает на информационные входы регистра 4.

Во-вторых, импульс с выхода элемента 57 И через элемент 60 ИЛИ проходит на вход элемента задержки 62, где задерживается на время считывания кода из ПЗУ 59 на информационные входы регистра 4, и далее поступает на синхронизирующий вход регистра 4, занося в него код адреса документа с заданным номером.

Код адреса документа с заданным номером с выхода регистра 4 через элементы 19 И первой группы и элементы ИЛИ группы 22 поступает на информационные входы регистра 5. Элементы 19 И по второму входу открыты высоким потенциалом с инверсного выхода триггера 67, поступающим с выхода 44 блока 10. Параллельно с этим синхронизирующий импульс с выхода 66 селектора 12, задержанный элементом задержки 23 на время считывания кода и занесения его в регистр 4, проходит на третий вход элементов 19 И и переписывает код номера адреса документа на информационные входы регистра 5. Этот же импульс через элемент 15 ИЛИ поступает на синхронизирующий вход регистра 5, обеспечивая запись кода в регистр 5, и одновременно выдается через выход 43 на вход прерывания процессора (на чертеже не показан), который по этому сигналу считывает адрес документа выбранного типа с заданным номером с выходов 41 и 42 второго и пятого регистров соответственно и осуществляет выборку данного документа из информационной базы данных и выдачу его на рабочее место пользователя.

В случае отсутствия у пользователя точного номера патента, который ему необходим, последний может изменить направление поиска, указав код класса изобретения по данному патенту в соответствии с последней редакцией международной классификации изобретений. Для этого пользователь на пульте управления (на чертеже не показан) набирает код класса патента по международной классификации изобретений, который с входа 33 поступает на информационные входы регистра 6, а также нажимает клавишу “Установка класса изобретения”, сигнал с выхода которой поступает на вход 35 устройства и далее на единичный вход триггера 67 блока 10, который, переходя в единичное состояние, снимает разрешающий потенциал с выхода 44 блока 10, блокируя тем самым прохождение синхронизирующего импульса через элемент 16 И и элементы 19 И первой группы. Кроме того, этот же импульс через элемент 74 ИЛИ поступает на установочный вход триггера 68 блока 10, подтверждая его исходное состояние.

Высокий потенциал с единичного выхода триггера 67 с выхода 46 блока 10 открывает по одному входу элемент 17 И и элементы 20 И второй группы. Учитывая, что на второй вход элемента 17 И подается высокий потенциал с инверсного выхода 45 триггера 68 блока 10, то при нажатии клавиши “Поиск” синхронизирующий импульс с входа 30 проходит на выход 66 селектора адреса 11 описанным выше образом и далее через элемент 17 И поступает на синхронизирующий вход регистра 6 и заносит в него код классификации изобретения.

Дешифратор 55 селектора адреса 13 расшифровывает код класса изобретения и высоким потенциалом на одном из своих выходов открывает один из элементов И (допустим, что это будет элемент 58 И). Одновременно с этим синхронизирующий импульс с выхода элемента 61 задержки, задержанный на время занесения кода в регистр 6 и его расшифровки дешифратором 55, проходит через открытый элемент 58 И и, во-первых, поступает на вход считывания фиксированной ячейки постоянного запоминающего устройства (ПЗУ), где хранится начальный адрес описания изобретений данного класса. Код начального адреса изобретений данного класса считывается из ПЗУ 59 и через выход 65 поступает на информационные входы реверсивного счетчика 8.

Во-вторых, импульс с выхода элемента 58 И через элемент 60 ИЛИ проходит на вход элемента задержки 62, где задерживается на время считывания кода из ПЗУ 59 на информационные входы реверсивного счетчика 8, и далее поступает на синхронизирующий вход реверсивного счетчика 8, занося в него код класса изобретения.

Код класса изобретения с выхода реверсивного счетчика 8 через элементы 20 И и элементы ИЛИ группы 22 поступает на информационные входы регистра 5. Элементы 20 И по второму входу открыты высоким потенциалом с прямого выхода триггера 67, поступающим с выхода 46 блока 10. Параллельно с этим синхронизирующий импульс с выхода 66 селектора 13, задержанный элементом задержки 24 на время считывания кода и занесения его в реверсивный счетчик 8, через элемент 26 ИЛИ проходит на третий вход элементов 20 И и переписывает код класса изобретения на информационные входы регистра 5. Этот же импульс через элемент 15 ИЛИ поступает на синхронизирующий вход регистра 5, обеспечивая запись кода в регистр 5, и одновременно выдается через выход 43 на вход прерывания процессора (на чертеже не показан), который по этому сигналу считывает коды с выходов 41 и 42 второго и пятого регистров соответственно и осуществляет выборку первого описания изобретения данного класса из информационной базы данных и выдачу его на рабочее место пользователя.

Последовательный просмотр описаний изобретений данного класса пользователь осуществляет путем нажатия клавиши “>” (на чертеже не показана), сигнал с выхода которой поступает на вход 37 блока 10 и далее проходит через открытый высоким потенциалом с прямого выхода триггера 67 элемент 69 на выход 48 блока 10, откуда подается на суммирующий вход реверсивного счетчика 8, где формируется адрес очередного изобретения данного класса.

Параллельно с этим этот же импульс, пройдя через элемент 26 ИЛИ, задерживается элементом задержки 24 на время срабатывания реверсивного счетчика 8, проходит на третий вход элементов 20 И и переписывает код класса изобретения на информационные входы регистра 5. Этот же импульс через элемент 15 ИЛИ поступает на синхронизирующий вход регистра 5, обеспечивая запись кода в регистр 5, и одновременно выдается через выход 43 на вход прерывания процессора (на чертеже не показан), который по этому сигналу считывает коды с выходов 41 и 42 второго и пятого регистров соответственно и осуществляет выборку очередного описания изобретения данного класса из информационной базы данных и выдачу его на рабочее место пользователя.

При необходимости обратного просмотра описаний изобретений данного класса пользователь нажимает клавишу "<", сигнал с выхода которой поступает на вход 38 блока 10 и далее проходит через открытый высоким потенциалом триггера 67 элемент 71 И на выход 49 блока 10, откуда подается на вычитающий вход реверсивного счетчика 8, уменьшая его показания на единицу и устанавливая новое значение адреса. Кроме того, этот же импульс через элемент 26 ИЛИ задерживается элементом задержки 24 на время срабатывания реверсивного счетчика 8, проходит на третий вход элементов 20 И и переписывает код класса изобретения на информационные входы регистра 5. Этот же импульс через элемент 15 ИЛИ поступает на синхронизирующий вход регистра 5, обеспечивая запись кода в регистр 5, и одновременно выдается через выход 43 на вход прерывания процессора (на чертеже не показан), который по этому сигналу считывает коды с выходов 41 и 42 второго и пятого регистров соответственно и осуществляет выборку очередного описания изобретения данного класса из информационной базы данных и выдачу его на рабочее место пользователя.

В случае выбора пользователем такого типа документа, как дело по ведению делопроизводства по заявке, предусмотрено дополнительно направление поиска по дате дела.

Для этого пользователь на пульте управления (на чертеже не показан) набирает код даты, который с входа 34 поступает на информационные входы регистра 7, а также нажимает клавишу “Дата”, сигнал с выхода которой поступает на вход 36 устройства и далее на единичный вход триггера 68 блока 10, который, переходя в единичное состояние, снимает разрешающий потенциал с выхода 45 блока 10, блокируя тем самым прохождение синхронизирующего импульса через элементы 16 и 17 И. Кроме того, этот же импульс через элемент 73 ИЛИ проходит на установочный вход триггера 67 и устанавливает, либо подтверждает его исходное состояние.

Высокий потенциал с единичного выхода триггера 68 с выхода 47 блока 10 открывает по одному входу элемент 18 И и элементы 21 И второй группы. Учитывая, что на второй вход элемента 18 И подается высокий потенциал с инверсного выхода 44 триггера 67 блока 10, то при нажатии клавиши “Поиск” синхронизирующий импульс с входа 30 проходит на выход 66 селектора адреса 11 описанным выше образом и далее через элемент 18 И поступает на синхронизирующий вход регистра 7 и заносит в него код даты дела.

Дешифратор 55 селектора адреса 13 расшифровывает код даты и высоким потенциалом на одном из своих выходов открывает один из элементов И (допустим, что это будет элемент 56 И). Одновременно с этим синхронизирующий импульс с выхода элемента 61 задержки, задержанный на время занесения кода в регистр 7 и его расшифровки дешифратором 55, проходит через открытый элемент 56 И и, во-первых, поступает на вход считывания фиксированной ячейки постоянного запоминающего устройства (ПЗУ), где хранится начальный адрес дел на выбранную дату. Код начального адреса дел данной даты считывается из ПЗУ 59 и через выход 65 поступает на информационные входы реверсивного счетчика 9.

Во-вторых, импульс с выхода элемента 56 И через элемент 60 ИЛИ проходит на вход элемента задержки 62, где задерживается на время считывания кода из ПЗУ 59 на информационные входы реверсивного счетчика 9, и далее поступает на синхронизирующий вход реверсивного счетчика 9, занося в него код адреса.

Код адреса с выхода реверсивного счетчика 9 через элементы 21 И и элементы ИЛИ группы 22 поступает на информационные входы регистра 5. Элементы 21 И по второму входу открыты высоким потенциалом с прямого выхода триггера 68, поступающим с выхода 47 блока 10. Параллельно с этим синхронизирующий импульс с выхода 66 селектора 14, задержанный элементом задержки 25 на время считывания кода и занесения его в реверсивный счетчик 9, через элемент 27 ИЛИ проходит на третий вход элементов 21 И и переписывает код адреса на информационные входы регистра 5.

Этот же импульс через элемент 15 ИЛИ поступает на синхронизирующий вход регистра 5, обеспечивая запись кода в регистр 5, и одновременно выдается через выход 43 на вход прерывания процессора (на чертеже не показан), который по этому сигналу считывает коды с выходов 41 и 42 второго и пятого регистров соответственно и осуществляет выборку первого дела из информационной базы данных и выдачу его на рабочее место пользователя.

Последовательный просмотр дел с данной датой пользователь осуществляет путем нажатия клавиши “>” (на чертеже не показана), сигнал с выхода которой поступает на вход 37 блока 10 и далее проходит через открытый высоким потенциалом с прямого выхода триггера 68 элемент 70 на выход 50 блока 10, откуда подается на суммирующий вход реверсивного счетчика 9, где формируется адрес очередного дела.

Параллельно с этим этот же импульс, пройдя через элемент 27 ИЛИ, задерживается элементом задержки 25 на время срабатывания реверсивного счетчика 9, проходит на третий вход элементов 21 И и переписывает код адреса на информационные входы регистра 5. Этот же импульс через элемент 15 ИЛИ поступает на синхронизирующий вход регистра 5, обеспечивая запись кода в регистр 5, и одновременно выдается через выход 43 на вход прерывания процессора (на чертеже не показан), который по этому сигналу считывает коды с выходов 41 и 42 второго и пятого регистров соответственно и осуществляет выборку очередного дела из информационной базы данных и выдачу его на рабочее место пользователя.

При необходимости обратного просмотра описаний изобретений данного класса пользователь нажимает клавишу "<", сигнал с выхода которой поступает на вход 38 блока 10 и далее проходит через открытый высоким потенциалом триггера 68 элемент 72 И на выход 51 блока 10, откуда подается на вычитающий вход реверсивного счетчика 9, уменьшая его показания на единицу и устанавливая новое значение адреса. Кроме того, этот же импульс через элемент 27 ИЛИ задерживается элементом задержки 25 на время срабатывания реверсивного счетчика 9, проходит на третий вход элементов 21 И и переписывает код адреса на информационные входы регистра 5. Этот же импульс через элемент 15 ИЛИ поступает на синхронизирующий вход регистра 5, обеспечивая запись кода в регистр 5, и одновременно выдается через выход 43 на вход прерывания процессора (на чертеже не показан), который по этому сигналу считывает коды с выходов 41 и 42 второго и пятого регистров соответственно и осуществляет выборку очередного дела из информационной базы данных и выдачу его на рабочее место пользователя.

Таким образом, введение новых узлов и блоков, а также новых конструктивных связей позволило существенно повысить быстродействие устройства, исключив необходимость осуществления поиска необходимых документов по всем адресам информационной базы данных одновременно.

Источники информации

1. Патент ЕПВ (ЕР) №0505651, М. кл. G 06 F 13/40, 13/38, 1992.

2. Патент США №5161214, кл. G 06 F 3/14, 1992 (прототип).

Изобретение относится к вычислительной технике. Его использование позволяет получить технический результат в виде повышения быстродействия устройства путем введения иерархии типов документов и их классификации по предметным областям и времени создания. Устройство содержит пять регистров, два селектора адреса, элемент И, три элемента задержки, группу элементов ИЛИ и три группы элементов И. Технический результат достигается тем, что в устройство введены еще три регистра и еще два селектора адреса, два реверсивных счетчика, блок выбора направления поиска, два элемента И и три элемента ИЛИ. Код и номер искомого документа поступают на входы соответственно первого и третьего регистров. 3 ил.

Устройство для управления поиском текстовых документов, содержащее первый регистр, информационные входы которого являются первым информационным входом устройства, синхронизирующий вход является синхронизирующим входом устройства, а выходы соединены с информационными входами первого селектора адреса, синхронизирующий вход которого является синхронизирующим входом устройства, а информационные выходы подключены к информационным входам второго регистра, синхронизирующий вход которого соединен с синхронизирующим выходом первого селектора адреса, а выходы второго регистра являются первым информационным выходом устройства, третий регистр, информационные входы которого являются вторым информационным входом устройства, синхронизирующий вход соединен с выходом первого элемента И, а выходы подключены к информационным входам второго селектора адреса, синхронизирующий вход которого подключен к выходу первого элемента И, четвертый регистр, информационные входы которого соединены с информационными выходами второго селектора адреса, синхронизирующий вход подключен к синхронизирующему выходу второго селектора адреса, а выходы соединены с первым входом соответствующих элементов И первой группы, второй вход которых подключен к выходу первого элемента задержки, вход которого соединен с синхронизирующим выходом второго селектора адреса, пятый регистр, информационные входы которого подключены к входам соответствующих элементов ИЛИ группы, синхронизирующий вход соединен с выходом элемента ИЛИ, входы которого подключены к выходам первого, второго и третьего элементов задержки, а выход элемента ИЛИ является синхронизирующим выходом устройства, элементы И второй и третьей групп, выходы которых соединены с входами соответствующих элементов ИЛИ группы, второй и третий элементы И, отличающееся тем, что оно содержит блок выбора направления поиска, первый, второй, третий и четвертый управляющие входы которого являются первым, вторым, третьим и четвертым управляющими входами устройства соответственно, первый управляющий выход блока соединен с одними входами элементов И первой группы и с одними входами первого и третьего элементов И, другие входы которых подключены к синхронизирующему выходу первого селектора адреса, второй управляющий выход блока подключен к третьему входу первого элемента И и к одному входу второго элемента И, другой вход которого подключен к синхронизирующему выходу первого селектора адреса, третий управляющий выход блока соединен с третьим входом второго элемента И и с одними входами элементов И второй группы, другие входы которых подключены к выходу второго элемента задержки, четвертый управляющий выход блока соединен с третьим входом третьего элемента И и с одними входами элементов И третьей группы, другие входы которых подключены к выходу третьего элемента задержки, шестой регистр, информационный вход которого является третьим информационным входом устройства, а синхронизирующий вход подключен к выходу второго элемента И, первый реверсивный счетчик, суммирующий и вычитающий входы которого соединены с пятым и шестым управляющими выходами блока выбора направления поиска, а выходы подключены к другим входам элементов И второй группы, третий селектор адреса, информационные входы которого соединены с выходами шестого регистра, синхронизирующий вход подключен к выходу второго элемента И, информационные выходы третьего селектора адреса соединены с информационными входами первого реверсивного счетчика, а синхронизирующий выход подключен к синхронизирующему входу первого реверсивного счетчика, седьмой регистр, информационный вход которого является четвертым информационным входом устройства, а синхронизирующий вход подключен к выходу третьего элемента И, второй реверсивный счетчик, суммирующий и вычитающий входы которого соединены с седьмым и восьмым управляющими выходами блока выбора направления поиска, а выходы подключены к другим входам элементов И третьей группы, четвертый селектор адреса, информационные входы которого соединены с выходами седьмого регистра, синхронизирующий вход подключен к выходу третьего элемента И, информационные выходы четвертого селектора адреса соединены с информационными входами второго реверсивного счетчика, а синхронизирующий выход подключен к синхронизирующему входу второго реверсивного счетчика, второй элемент ИЛИ, входы которого соединены с пятым и шестым управляющими выходами блока выбора направления поиска и синхронизирующим выходом третьего селектора адреса, а выход подключен к входу второго элемента задержки, и третий элемент ИЛИ, входы которого соединены с седьмым и восьмым управляющими выходами блока выбора направления поиска и синхронизирующим выходом четвертого селектора адреса, а выход подключен к входу третьего элемента задержки.