Устройство для информационного поиска Советский патент 1988 года по МПК G06F17/30 

гял ff

w

(Л

со со со

О5

со

Изобретение относится к вычислительной технике и может использоваться для управления данными в автоматизированных системах управления водо- снабжением. Цель изобретения - повышение быстродействия. С этой целью в устройство, содержащее блоки 1, 2 памяти, селектор 15 адреса, регистр 8, элементы II, 12, 13 задержки, элемент ИЛИ 10 и реверсивный счетчик 4, введены сумматор 9, дешифратор 5, элемент НЕ 7, элемент И 6, элемент 14 задержки, блок 3 памяти с соответствующими связями. 1 з.п. ф-лы, 3 ил.

Фиг.г

Изобретение относится к вычисли- тельной технике и может быть использовано для управления данными в автоматизированных системах управления (АСУ) водоснабжением.

Целью изобретения является повышение быстродействия.

На фиг, 1 представлена схема предлагаемого устройства; на фиг, 2 --. схема селектора адреса; на фиг. 3 - схема блока памяти.

Устройство содержит блоки 1, 2 и :3 памяти, реверсивный счетчик 4, дешифратор 5, элемент И 6, элемент НЕ 7 регистр 8, сумматор 9, элемент ИЛИ Ю элементы 11-14 задержки, селектор 55 адреса, элементы И 16-21, триггеры 22-24, элементы ИЛИ 25-30, элементы 131-33 задержки, группы 34-39 элемен- 1тов И, регистры 40-42, группу 43 Iэлементов ИЛИ, входы и выходы 44-59 |элементов устройства. j Устройство работает следующим об- ;разом.

Входы 44-46 с-електора J3 (фиг. Л |И 2) подключены к клавишам пульта управления (не показаны), число которы определяется числом областей, по которым осуществляется управление водоснабжением большого города, ; Вся необходимая для работы инфор- |мация записывается в блок 2 памяти. При этом цепи записи информации в 5лок 2 и установки всех узлов устройства в исходное состояние не показаны,

I Сигналы вызова информации лосту- ают на один из входов 44-46,

« „

Допустим, что такой сигнал появился на входе 44, откуда он поступает на входы элементов И 16 и 17. Однако Открыт по второму входу будет только Один элемент И 16, поскольку он сое- Динен с нулевым выходом триггера 22, находящегося в исходном (нулевом) состоянии, а элемент И 17 будет запе йизким потенциалом с единичного выхода этого же триггера.

Пройдя элемент И 16, импульс вызо Bia через элементы ИЛИ 26 и 27 поступает на нулевые входы триггеров 23 и 24, подтверждая их нулевые состояния, через элемент ИЛИ,29 на выход 50, после задержки на элементе 31 подается на единичный вход триггера 22 устаиавливая его в единичное состоя- Оне, выдается на .выход 51 селектора

.

g

5 0 5

g -

0

.г

5

50

непосредственно и через элемент ИЛИ 30 на выход 48 селектора.

Импульс вызова с выхода 50 поступает на входы элементов И 34-36 и синхронизирующие входы регистров 40- 42 блока 3„ Однако поскольку элементы И 34-36 закрыты по входу низкими потенциалами с единичных выходов триг, гера 22-24 (выходы 54-56) поступление синхроимпульса на вход 50 не оказывает никакого.воздействия на состояние регистров 40-42.

После задержки импульса вызова на элементе 31 на время, определяемое временем срабатывания регистров 40- 42, он поступает на единичньй вход триггера 22, устанавливая его в единичное состояние, при котором высоким потенциалом открывается элемент И J 7 и низким потенциалом закрывается элемент И 16. Кроме того, высокий потенциал с единичного выхода триггера выдается на выход 54, откуда он поступает на соответствующие входы элементов И 36 и 39 блока 3 и открывает их по одному входу.

Кроме того, этот же импульс с выхода 48 поступает на синхронизирующий вход реверсивного счетчика 4 и на входы соответствующих элементов И 39, подключающих выходы регистра 41 через элементы ИЛИ 43 к информационным входам реверсивного счетчика 4, Однако поскольку в исходном состоянии все регистры были обнулены, в реверсив- ньй счетчик 4 по информационным шинам заносится нулевая информация

С выхода 51 селектора 15 этот же импульс поступает на вход фиксированной ячейки блока 1, где записан базовый адрес массива данных вызываемой справки,

; Этот адрес с выхода блока 1 паро- фазньм кодом заносится в регистр 8 по синхросигналу с выхода элемента П задержки. Последний с выхода элемента 11 задержки, пройдя элемент ИЛИ 10, поступает на вход элемента 12 задержки, где задерживается на

время.установки кода в регистре 8.

I - -f.

С выходов регистра 8 и реверсивного счетчика 4, в котором в данный момент времени одни нули, их содержимое поступает на вход сумматора 9, где по синхросигналу с выхода элемента 12 задержки формируется окончатель- ньй результат, поступающий на адресный вход блока 2 памяти, на вход

считывания которого сигнал считывани поступает с выхода элемента 13 задержки, задержи в аклце го синхроимпульс на время переходных процессов в cyhf- маторе.

В результате на выход 59 устройства выдается содержимое соответствующей ячейки блока 2 памяти в виде справки по соответствующей области, а сам импульс считывания поступает на суммирующий вход реверсивного счетчика и увеличивает его содержимо на единицу.

Кроме того, этот же импульс после задержки на элементе 14 на время считывания справки поступает на установочный вход сумматора 9 и устанавливает его в исходное состояние

Если же понадобится следующая справка из этой же области, то на . входе 44 вновь появится импульс вызова справки, поступакщий на выходы элементов И 16 и 17,

Однако теперь импульс вызова пройдет через открытьй элемент И 17 (фиг. 2) и через элемент ИЛИ 28 пройдет на выход 49 селектора, откуда сразу же через элемент ИЛИ 10 поступит на вход элемента 12 задержки и далее на синхронизирующий вход сумматора 9, в котором к содержимому базового адреса добавится содержимое реверсивного счетчика, увеличивая тем самым на единицу очередной адрес считывания.

При необходимости возврата к просмотру только что просмотренной информации на входе 47 появится импуль поступающий на импульсный вход элемента И 6 на другой вход которого поступает высокий потенциал с выхода элемента НЕ 7, подключенного к выход дешифратора 5.

Дешифратор 5 выдает на свой выход высокий потенциал только в том случае, если содержимое реверсивного счетчика 4, равно нулюа

Так как рассматривается случай возврата к ранее просмотренной справке, то в реверсивном счетчике 4 уже зафиксировано число просмотренных справок. В результате этого на выходе дешифратора 5 будет низкий потенциал, а на выходе элемента НЕ 7 - высокий.

Импульс с выхода 47, пройдя элемент И 6 поступает как на вычитающий вход реверсивного счетчика 4, умень-

0

5

0

шая его содержимое на единицу, так и через элемент 12 задержки на синхронизирующий вход сумматора 9, обеспечивая формирование адреса на входе блока 2 памяти.

Импульсом с выхода элемента 13 задержки по адресу, определяемому кодом в сумматоре 9, считывается содержимое соответствующей ячейки блока 2 памяти, а затем импульсом с выхода элемента 14 задержки сумматор 9 сбрасывается в исходное состояние.

Просмотр содержимого справок в об ратном листании будет осуществляться до тех пор, пока содержимое реверсивного счетчика 4 не станет равным нулю. Этот момент будет зафиксирован дешифратором 5 выдачей высокого потенциала, который после инвертирования элементом НЕ 7 заблокирует элемент И 6.

Необходимость просмотра другой области приведет к появлению сигнала 5 на другом входе селектора 15, например на входе 45. Этот импульс с входа 45 пройдет открытый в исходном состоянии элемент И 18 и через элемент ИЛИ 29 поступит на выход 50 селектора 15, откуда поступит на входы элементов И 34-36. Поскольку открыты будут потенциалом триггера 22 только элементы И 36 то импульс с входа 50 перепишет содержимое реверсивного счетчика 4 в регистр 41, а имггульсом с выхода элемента 32 задержки и элемента ИЛИ 30 (выход 48) содержимое регистра 40 через элементы И 38 и ИЛИ 43 будет переписано в реверсивный счетчик.

0

5

0

Формула изобретения

соединены с выходом первого элемента задержки и 5зторым синхронизирующим выходом селектора адреса соответствен но, вькод элемента ИЛИ через последовательно соединенные второй и.третий элементы задержки соединен с Входом считывания второго блока памяти и суммирующим входом реверсивного счетчика, выход второго блока Памяти является выходом устройства. Отличающееся тем, что, с целью повышения быстродействия, в fjero введены сумматор, дешифратор, Элемент НЕ, элемент И, четвертьй элемент задержки и третий блок памя- tи, адресный вход которого соединен 4 адресным выходом селектора адреса, информационный вход - с выходом {реверсивного счетчика, синхронизиру- вход которого и вход считывания TtpeTbero блока памяти соединены с 1 ервым синхронизирующим выходом се- deKTopa адреса, вход записи третьего блока памяти соединен с третьим син- Х)ронизирующим выходом селектора ад- pleca, а выход - с информационным вхо- д:ом реверсивного счетчика, первый в:ход элементов И является входом за- повторного просмотра устройства, вьпход элемента И соединен с тре- т|ьим входом элемента ИЛИ и вычитакшщм в|ходом реверсивного счетчика, выход д|ешифратора через элемент НЕ соединен с| вторым входом элемента И, входа п|ервого и второго слагаемых сумматора с|эединены с выходом регистра и выхо- дЬм реверсивного счетчика соответст- в1енно, синхронизирующий вход суммато- р|а соединен с выходом второго элемен- та задержки, уЬтановочный вход соединен с выходом четвертого элемента задержки, а выход - с адресным входом второго блока памяти, вход дещи(}г- ратора соединен с выходом реверсивного счетчика, а вход четвертого эле- мента задержки - с выходом третьего элемента задержки.

2 а Устройство по п. 1, отличающееся тем, что селектор

адреса содержит элементы ИЛИ и узлы коммутации по числу сигналов вызова, каждый из узлов коммутации содержит элемент ИЛИ, триггер, элемент задержки и два элемента И, первые входы

которых соединены с единичным и нулевым выходами триггера соответственно, нулевой вход которого соединен с выходом элемента ИЛИ, вторые входы первого и второго элементов И каждого

узла коммутации соединены с соответствующим информационным входом селектора адреса, выход первого элемента И каждого узла коммутации соединен с соответствующим входом первого элемента ИЛИ, выход которого является вторым .синхронизирующим выходом се- .лектора адреса, выход второго элемента И каждого узла коммутации соединен с соответствующим входом второго

элемента ИЛИ, соответствующим входом элемента ИЛИ других узлов коммутации и входом элемента задержки данного узла коммутации, выход элемента задержки соединен с единичным входом триггера, соответствующим входом третьего элемента ИЛИ и соответствующим выходом разрешения считывания селектора адреса, выходы второго и третьего элементов ИЛИ являются третьим и

первым синхронизирующими выходами селектора адреса соответственно, единичные выходы триггеров являются адресными выходами селектора адреса.

56