Устройство для сглаживания сигналов Советский патент 1991 года по МПК G06F15/36 

входу второго элемента задержки, выход которого подключен к тактовым входам первого и второго накапливающих сумматоров, второй вход первого элемента И подключен к прямому выходу первого триггера, вход установки в 1 которого подключен к входу установки в О второго триггера и к выходу элемента ИЛИ, первый вход которого является входом запуска устройства, первый выход распределителя импульсов подключен к тактовым входам первого и второго вычита- телей, первого, второго и третьего умножителей и первого делителя, второй выход распределителя импульсов подключен к так-т очым входам третьего вычитателя и чет умножителя, третий выход распределите импульсов подключен к тактовому входу второго делителя, четвертый выход распределителя импульсов подключен к тактовому входу пятого умножителя, пятый выход распределителя импульсов подключен к тактовому входу выходного сумматора, шестой выход распределителя импульсов подключен к второму входу элемента ИЛИ и является выходом окончания цикла вычислений устройства, выход выходного сумматора является выходом скользящего среднего устройства, первый вход выходного сумматора подключен к выходу первого делителя, а второй вход - подключен к выходу пятого умножителя, первый вход которого подключен к выходу первого вычитателя, а второй вход- к выходу второго делителя, вход делимого которого подключен к выходу третьего вычитателя, а вход делителя подключен к выходу четвертого умножителя, первый вход которого подключен к выходу второго вычитателя, а второй вход - к выходу третьего умножителя, вход

- й

уменьшаемого третьего вычитателя подключен к выходу первого умножителя, вход вычитаемого третьего вычитателя подключен к выходу второго умножителя, первый вход

5 которого подключен к входу вычитаемого второго вычитателя и к выходу первого квадратора, вход которого подключен к выходу первого блока деления, к входу вычитаемого первого вычитателя и к входу делимого пер10 вого делителя, вход делителя которого подключен к первому входу третьего умножителя, к выходу первого регистра и к входу второго квадратора, выход которого подключен к первому входу первого умно- 15 жителя, второй вход которого подключен к входу уменьшаемого второго вычитателя и к выходу второго блока деления, вход делителя которого подключен к выходу счетчика, вход делимого второго блока деления под- 20 ключей к выходу второго накапливающего сумматора, информационный вход которого подключен к выходу третьего квадратора, вход которого подключен к входу регистра текущего центрального элемента, к входу

25 первого накапливающего сумматора и к выходу блока памяти изображения, выход регистра номера центрального элемента подключен к второму входу компаратора, выход Равно которого подключен к входу

30 разрешения записи регистра текущего центрального элемента, выход которого подключен к входу уменьшаемого первого вычитателя, выход второго регистра подключен к вторым входам второго и третьего

35 умножителей, прямой выход второго триггера подключен к второму входу второго элемента И, выход которого подключен к тактовому входу распределителя импульсов

40

Изобретение относится к вычислитель ной технике и автоматике, предназначено преимущественно для использования в устройствах обработки цифровой информации в цифровых измерительных приборах и дру гих устройствах для сглаживания двумер ных сигналов, например изображений в мультипликативных шумах Цепь изобретения - расширение функциональных возможностей устройства за счет адсштивного сглаживания двумерного сигнала сложной формы в мультипликативном шуме Устройство содержит блок 1 памяти изображения, блок 2 формирования адресов, триггеры 3, 26 элементы И 4, 8 счетчики 5 16, 17, 18 19 накапчивающие сумматоры 6, 23, блоки 7 24 деления распределитель S импульсов, элемент ИЛИ 12, элементы 13, i4 задержки регистры 15, 27 29, 30, компаратор 28, сумматоры 20, 21 квадраторы 22, 25,31 выходной сумматор 43 вычитатели 33, 38, 39 делители 34 41 умножители 35 36, 37, 40 42 1 ил