Устройство для управления включенными параллельно по входу и выходу N статическими преобразователями частоты Советский патент 1991 года по МПК H02M5/44 

Изобретение относится к электротехнике и может быть использовано для управления N преобразователями, включенными параллельно по- входу и выходу.

Цель изобретения - расширение функциональной надежности устройства.

На фиг. 1 и 2 показана схема предлагаемого устройства; на фиг. 3, 4 - возможные варианты построения первого и второго логических блоков.

Устройство для управления вкл.юченны- ми параллельно по входу и выходу N статическими преобразователями частоты, каждый из которых содержит управляемый выпрямитель 1, выход которого через фильтр 2 и датчик тока 3 подключен к входу инвертора 4, первый силовой ключ 5, соединяющий входные зажимы преобразователя с силовым входом выпрямителя 1, второй силовой ключ 6, соединяющий выход инвертора4с выходными зажимами преобразователя, блок 7 управления выпрямителем, выход которого подключен к первому входу первого элемента И 8, выход которого соединен с управляющим входом выпрямителя 1, блок 9 сравнения, один вход которого соединен с выходом датчика 3 тока, выход подключен к входу блока 7 управления, управляющие входы первого 5 и второго 6 силовых ключей и второй вход элемента И 8 соединены между собой и образуют вход разрешения включения, сумматор 10, входы которого соединены с выходами датчика 3 тока каждого преобразователя, первый 11 и второй 12 делители, выполненные управляемым с N-1 управляющими входами 13 и 14 и соответственно с N и N-1 ступенями деления, первый 15 и второй 16 компараторы, источник 17 опорного напряжения, первый 18 и второй 19 формирователи импульсов.

о о ел

4 vl Ч

второй 20 и третий 21 элементы И, первый 22, второй 23 и третий 24 элементы ИЛИ, элемент 25 задержки и логический блок 26, имеющий первый 27 и второй 28 входы и N выходов.

Выход сумматора 10 через делитель 11 подключен к прямому входу компаратора 15 и вторым входам блоков 9 сравнения, а через делитель 12 - к инверсному входу ком- парагора 16. Инверсный вход компаратора 15 и прямой вход компаратора 16 соединены с источником 17 опорного напряжения. Выходы компараторов 15 и 16 через формирователи 18 и 19 импульсов и первые входы элементов ИЛИ 22 и 23, а также через первые входы элементов И 20 и 21 и вторые входы элементен ИЛИ 22 и 23 соединены соответственно с первым 27 и вторым 28 входами логического блока 26. Выходы элементов ИЛИ 22 и 23 через последовательно соединенные элемент ИЛИ 24 и элемент 25 задержки подключены к вторым входам элементов И 20 и 21. Выходы логического блока 26 соединены с входами разрешения включения соответствующих преобразователей. В устройство управления дополнительно введены N реле 29 напряжений, входы которых подключены параллельно входам инверторов 4 в преобразователях, и второй логический блок 30, имеющий N входов и N-1 выходов, который подключен между выходами реле 29 напряжений и управляющими входами 13 и 14 делителей 11 и 12. Элемент ИЛИ 22 снабжен третьим входом, который является управляющим входом устройства управления. Первый логический блок 26 выполнен с N выходами, которые подключены к входам разрешения включения соответствующих преобразователей. Состояние логических переменных Qi- Q2, ..., QN на выходе блока 26 определяется выражением

Qj /1, О,если j V

,2N

где V- разность между числом импульсов, поступивших на первый 27 и второй 28 входы блока 26.

Второй логический блок 30 описывается функцией

YK Г1. если Xj -1 ;

О, если К 2, Xj - 1

К 1,2N-1

где Xj, YK-соответственно логические функции на j-м входе и К-м выходе логического блока 28.

Возможный вариант первого логического блока 26 показан на фиг. 3 и включает в себя реверсивный счетчик 31, суммирующий и вычитающий входы которого образуют соответственно первый 27 и второй 28 входы логического блока 26, а выходы через дешифратор 32 подключены к входам 1, 2, ..., N-1 элементов ИЛИ 33. Выходы последних, а также N-й выход дешифратора 32 об0 разуют выходы логического блока 26,

Пример реализации второго логического блока 30 для N 4 приведен на фиг. 4. Схема содержит элементы 2И 34-39, 2ИЛИ 40-42, ЗИЛИ 43. Возможны и другие вари5 анты реализации блока 30.

Функционирование предлагаемого устройства управления осуществляется следующим образом.

Устройство осуществляет автоматиче0 ский набор в зависимости от величины нагрузки необходимого количества параллельно работающих преобразователей и равномерное распределение мощности между ними. Включение

5 преобразователей происходит при подаче импульса на свободный вход элемента ИЛИ 22. На выходе последнего появляется импульс, который поступает на суммирующий вход реверсивного счетчика 31. Происходит

0 запись единицы в первый разряд счетчика 31 и передача ее в первый разряд дешифратора 32. Разрядность I счетчика 31 равна ближайшему целому для log2N. Логическая единица с первого выхода дешифратора

5 32 через N-входовый элемент ИЛИ 33 поступает на вход разрешения включения первого преобразователя. Силовые ключи 5 и 6 обеспечивают соединение преобразователя с питающей f 1 и выходной fa сетью, а блок

0 7 управления выводит преобразователь на рабочий режим. Реле 29 в первом преобразователе срабатывает и вызывает появление логической единицы на входе Xi логического блока 30. В соответствии с ал5 горитмом функционирования этого блока на его выходах YL Ya,..., YN-I останутся уровни логического нуля. Поэтому коэффициент передачи делителя 11 равен 1, а делителя 12 - коэффициенту усиления базового операци0 онного усилителя.

При увеличении нагрузки системы электропитания осуществляется ввод на параллельную работу необходимого количества преобразователей. Включение очередного

5 преобразователя происходит при выполнении условия

1

m

-

(1)

где IK - входной ток инвертора в к-м преобразователе;

IHOM - номинальное значение тока инвертора;

m - количество параллельно работающих преобразователей.

Сигнал, пропорциональный левой части неравенства (1), формируется делителем 11, Значение IHOM задается источником опорного напряжения 17.

При выполнении неравенства (1) на выходе компаратора 15 появляется сигнал логической единицы. Этот сигнал через формирователь 18 и элемент 11 поступает на суммирующий вход реверсивного счетчика 31. Двоичное слово на выходе последнего приобретает новое значение,приводит к появлению логической единицы на том выходе дешифратора 32, номер которого соответствует включенному преобразователю.

Отключение соответствующего преобразователя происходит при выполнении условия1 m

& - (2)

левая часть которого формируется делителем 12.

В этом .случае появляется сигнал логической единицы на выходе компаратора 16 и происходит подача импульса на вычитающий вход счетчика 31. Соответствующий выход логического блока 26 обнуляется, что приводит к выключению преобразователя.

После каждой выдачи команды на включение или отключение преобразователей производится повторный опрос компараторов 15 и 16. Для обеспечения устойчивой работы системы этот опрос производится с некоторой задержкой, определяемой элементом 25. Если за это время какой-либо из компараторов не изменил свое состояние, то происходит выдача команды на включение (или отключение) еще одного преобразователя. Импульсы на первый 27 и второй 28 входы логического блока 26 поступают до тех пор, пока будет выполняться одно из неравенств (1), (2). В результате количество выходов логического блока 26, на которых присутствуют уровни логической единицы, определяется разницей между количеством импульсов, поступившим на первый 27 и второй 28 входы блока 26.

Коэффициенты передачи делителей 11 и 12, задающие левые части неравенств (1) и (2) соответственно, определяются количеством замкнутых ключей в обратной связи. Количество замкнутых ключей 13 и 14 в делителях 11, 12 всегда на единицу меньше фактического числа включенных на параллельную работу преобразователей. Это соответствие обеспечивается логическим блоком 30, имеющим N входов и N-1 выходов.Согласно алгоритму его работы ло- 5 гическая единица на выходе YK появляется только в том случав, если присутствуют уровни логической единицы на (к-1) входах, например присутствуют уровни логической единицы на входах Xi, Ха, Х4, тогда логиче- 10 ские единицы будут на выходах.

Предположим, что в работе находится первый преобразователь, и нагрузка достигла такого значения, при котором необходимо включение еще одного

5 преобразователя. При этом возможна такая ситуация, что второй преобразователь выведен в резерв либо находится на профилактическом осмотре или ремонте.

После формирования команды на вклю0 чение преобразователя появляется урове.нь

. логической единицы на выходе 02 лоп ческого блока 26. Так как включение второго

преобразователя не произошло, то спустя

некоторое время, определяемое элементом

5 25, проходит повторный импульс на первый 27 вход логического блока 26, котрый вызывает появление логической единицы на выходе Оз. Третий преобразователь вводится в работу, о чем сигнализирует логическая

0 единица на выходе реле 29 этого преобразователя. Соответствующие ключи 13 и 14 делителей 11 и 12 замыкаются и происходит изменение их коэффициентов передачи. Равномерное распределение нагрузки

5 между m параллельно-работающими преобразователями осуществляется следующим - образом.

Сигналы, пропорциональные входным токам 1К инверторов 4, с датчиков 3 тока

0 поступают на сумматор 10 и далее на делители 11 с коэффициентом передачи 1/т. На выходе делителя 11 формируется сигнал, пропорциональный среднеарифметическому значению токов к. Этот сигнал сравнива5 ется узлами 9 с выходными сигналами датчиков 3 тока. Получаемые на выходах узлов 9 сравнения сигналы в блоках 7 управления складываются с сигналом рассогласования основного контура регули0 рования по выходному напряжению. В результате этого угол управления ак для к-го регулятора представляет собой сумму двух составляющих

5 сгк GO + Док ,

где Gb - составляющая, определяемая отклонением выходного напряжения, группы преобразователей от заданного значения;

Лак - составляющая, определяемая отклонением тока IK от среднеарифметического значения всех токов

-н& «Напряжения питания инверторов UdK, подаваемые с выходов фильтров 2, являются монотонно убывающими функциями углов сгк . Поэтому, если ток к становится больше (меньше), чем величина 0, то составляющая Лак увеличивается (уменьшается), увеличивая (уменьшая) угол управления «к . В результате напряжение UdK уменьшается (увеличивается), сведя величину рассогласования (к - lo) к нулю. Отключение преобразователей производится путем подачи импульса на вход установки в нуль счетчика 31, Принтом происходит обнуление всех N разрядов дешифратора 32 и соответственно входов разрешения включения преобразователей.

Положительным свойством предлагаемого устройства является то, что оно обеспечивает четкое выполнение соответствия коэффициентов передачи делителей фактическому количеству параллельно работающих преобразователей. При этом существен но упрощается процедура ремон- 1 та преобразователей или их профилактического осмотра, так как для обеспечения алгоритма управления нет необходимости производить сложные переключения. Достаточно только заблокировать входы разрешения включения соответствующих преобразователей. Устройство управления без вмешательства в его структуру автоматически обеспечит ввод на параллельную работу необходимого количества преобра- зова гелей, что существенно повышает надежность и удобство эксплуатации системы электропитания на основе группы преобразователей.

Формула изобретения

Устройство для управления включен - пыми параллельно по входу и выходу N статическими преобразователями частоты, каждый из которых состоит из последовательно соединенных первого силового ключа, управляемого выпрямителя, фильтра, инвертора и аюрого силового ключа, содержащее блок управления, выход которою подключен к первому входу первого элемента И, выход которого предназначен для под- клгачения к управляющим входам управляемого выпрямителя, блок сравнения, один вход которого соединен с выходом датчика тока, входы которого предназначены для включения между силовым входом инвертора и силовым выходом управляемого выпрямителя, выход блока сравнения подключен к входу блока управления, выходы первого логического блока предназначены для подключения к соответствующим управляющим входам первого и

второго силовых ключей каждого из N статических преобразователей и соединены с вторыми входами соответствующих первых элементов И, сумматор, входы которого соединены с выходами датчиков тока каждого

статического преобразователя, первый и второй делители, выполненные управляемыми с N-1 управляющими входами и соответственно с N и N-1 ступенями деления, первый и второй компараторы, источник

оопорного напряжения, первый и второй формирователи импульсов, второй и третий элементы И, первый, второй и третий элементы ИЛИ, элемент задержки, причем выход сумматора через первый делитель

подключен к прямому входу первого компаратора и вторым входам блоков сравнения, а через второй делитель - к инверсному входу второго компаратора, инверсный вход первого и прямой вход второго компараторов соединены с источником опорного напряжения, выходы первого и второго компараторов через первый и второй формирователи импульсов и первые входы первого и второго элементов ИЛИ, а также через первые входы второго и третьего элементов И и вторые входы первого и второго элементов ИЛИ соединены соответственно с первым и вторым входами первого логического блока, реализующего следующую логическую фун0 кцию:

QJ /1, если j Г 0, если j г, где j - номер соответствующего выхода от 1

доМ;

QJ - логическое состояние на j-м выходе; г- разность числа импульсов, поступивших на первый и второй входы первого логического блока,

выходы первого и второго элементов ИЛИ через последовательно соединенные третий элементИЛИи элемент задержки подключены к вторым входам элементов И, о т- личающееся тем, что, с целью повышения функциональной надежности, в него введены N реле напряжений и второй логический блок, снабженный N входами и N-1 выходами, входы реле напряжений подключены параллельно входам инверторов каждого из N статических преобразователей, а

выходы реле напряжений через второй логический блок подключены к соответствующим управляющим входам первого и второго делителей, при этом первый элемент ИЛИ снабжен третьим входом, кото- рый является входом управления устройства, второй логический блок описывается функцией

JK И. если К 2 Xi -1 , N

О, если К У Xi - 1 ,

где К 1,2N-1;

Xi, JK - соответственно логические функции на 1-м входе и К-м выходе второго логического блока.

Изобретение относится к электротехнике и может быть использовано для управления N преобразователями, включенными параллельно по входу и выходу. Целью изобретения является расширение функциональных возможностей устройства. В зависимости от величины нагрузки в параллельную работу включается соответствующее количество преобразователей. Количество параллельно работающих преобразователей определяет первый логический блок. Однако в эксплуатации необходимо отключать преобразователи для ремонта и профилактики. Учет отключенных преобразователей осуществляется автоматически за счет введенных реле напряжений и второго логического блока. 3 ил.

a be

pgrs

p grs

Фие.2

Фиг.З

Фие.4