Устройство сравнения частоты и фазы Советский патент 1991 года по МПК H03D13/00 

О

о ел ю о

Изобретение относится к радиотехнике и может быть использовано в поисковых и адаптивных системах автоподстройки частоты. Целью изобретения является уменьшение времени восстановления выходного сигнала при пропадании входного сигнала. Устройство сравнения частоты и фазы содержит элемент индикации 1, частотный детектор 2, фазовый детектор, состоящий из триггера 3, коммутируемый элемент 4 на элементе ИЛИ, фильтр 5 нижних частот. Частотный детектор 2 содержит блок 6 задержки, элемент И 7, триггер 8. При пропадании входного сигнала выходной сигнал не выходит из рабочей зоны, а с приходом следующего входного сигнала обеспечивается быстрый переход к реальному управляющему потенциалу на выходе фильтра 5 нижних частот, тем самым обеспечивается устойчивость и надежность устройства. Введение дополнительного канала, образованного блоком 6 задержки, элементом И 7 и триггером 8, повышает точность процесса индикации синхронизма, реализуемого при помощи порогового блока 10, подключенного к выходу фильтра 5 через резистор 12, к общей шине - через ключ 9, управляемый с выхода триггера 8. 1 з.п. ф-лы, 2 ил.

Фиг.1

Изобретение относится к радиотехнике может быть использовано в поисковых и адаптивных системах автоподсгройки частоты. Целью изобретения является уменьшение времени восстановления выходного игнала при пропадании входного сигнала. На фиг. 1 приведена структурная электрическая схема устройства сравнения часоты и фазы; на фиг. 2 - временные диаграммы в соответствующих точках схемы. Устройство сравнения частоты и фазы содержит элемент 1 индикации, частотный детектор 2, фазовый детектор, состоящий из триггера 3, коммутирующий элемент 4 на элементе ИЛИ, филы р 5 нижних частот. Частотный детектор 2 содержит блок 6 задержки и элемент И, при этом блок 6 задержки И 7, триггер 8 составляют частотный детектор 2.

Кроме того, устройство содержит ключ 9, пороговое устройство 10, индикатор 11, резистор 12, установленный вход триггера 3 выполнен динамическим, реагирующим на спад входного сигнала.

Устройство работает следующим образом.

Входной (фиг. 2,а) и опорный (фиг.2,5) сигналы поступают соответственно на счетный и установочный входы триггера 3. Входы выполнены динамическими и триггер 3 срабатывает по сладу поступающих сигналов. На инвертирующем выходе триггера 3 (фиг. 2,г) при опрокидывании его входным сигналом запрещающий потенциал закрывает элемент И 7 и опорный сигнал не проходит на вход триггера 8, в результате чего триггер 8 не опрокидывается. По заднему фронту (спаду) опорного сигнала опрокидывается триггер 3 и полученный (фиг. 2,в) фазовый импульс проходит через элемент ИЛИ 4 и суммируется фильтром 5 (фиг, 2,ж). При пропадании входного сигнала триггер 3 не опрокидывается и с его инвертирующего выхода на элементе И 7 появляется разрешающий потенциал. С приходом опорного сигнала он проходит чеоез эле- мент И 7 и опрокидывает по N-входу триггера 8, а задержанный блоком 6 опорный сигнал (фиг. 2,д) возвращает триггер 8 в исходное состояние. Сформированный триггером 8 (фиг, 2,е) фазовый импульс через элемент ИЛИ А поступает на фильтр 5, компенсируя тем самым пропадание входного сигнала. Это позволяет сохранять уровень выходного сигнала на выходе фильтра 5 в зоне А (фиг, 2,ж) устойчивой работы.

Таким образом, при пропадании входного сигнала выходной сигнал не выходит из рабочей зоны и с приходом следующего входного сигнала обеспечивается быстрый

переход к реальному управляющему потенциалу на выходе фильтра нижних частот, тем самым обеспечивается устойчивость и соответственно надежность устройства.

Следует заметить, что введение дополнительного канала, образованного блоком задержки, элементом И и триггером, повышает точность процесса индикации синхронизма, реализуемого, например, при

0 помощи порогового устройства 10, подключенного к выходу фильтра 5 через резистор 12 и к общей шине через ключ 9, управляемый с выхода триггера 8.

При наличии входных сигналов и дости5 жении на выходе фильтра 5 соответствующего уровня срабатывает пороговое устройство 10 и включают элемент 1 индикации. При отсутствии входных сигналов по- ступление соответствующего уровня

0 сигнала с фильтра 5 перекрывается ключом 9. Соответственно происходит мигание индикатора 11, индицируя пропадание сигнала на входе дискриминатора, т.е. наличие ложного синхронизма, что повышает ин5 формативность индикации. Элементы схемы выполнены по типовых логических элементах с аналогичными наименованиями.

Блок задержки может быть выполнен

0 как на элементах задержки, так и схемно (практически авторы использовали структуру схемы, аналогичную структуре источника бпорного сигнала, и выполнили блок задержки последовательно, соединив генератор,

5 счетчик и дешифратор, подав на установочный вход счетчика опорный сигнал (не показано).

Формула изобретения

5 коммутируемый элемент подключен к входу фильтра нижних частот, и вход частотного детектора, выход которого подключен к второму входу коммутируемого элемента, при этом частотный детектор состоит из блока

0 задержки, элемента И и триггера, отличающееся тем, что. с целью уменьшения времени восстановления выходного сигнала, фазовый детектор выполнен в виде триггера, инверсный выход которого подключен

5 к управляющему входу частотного детектора, входом которого являются вход блока задержки и первый вход элемента И, выходы блока задержки и элемента И подключены к входам триггера, выход которого и второй вход элемента И являются соответ

ственно выходом и управляющим входомдиненные резистор и ключ, к управляющему

частотного детектора.входу которого подключен выход частотного

тем, что параллельно выходу фильтра ниж-поооговый блок, выход которого подключен

них частот включены последовательно сое-5 к точке соединения резистора и ключа.

а

пппп

6

пппплпп дп

6

п п л п

1ППП

i

пппппп п

Ж

дп

п