АДАПТИВНЫЙ СИНТЕЗАТОР ЧАСТОТ С КОММУТАЦИЕЙ ЭЛЕМЕНТОВ КОЛЬЦА ФАЗОВОЙ АВТОПОДСТРОЙКИ Российский патент 2011 года по МПК H03L7/16 

Изобретение относится к радиотехнике и может использоваться для формирования сетки стабильных частот с равномерным шагом в приемных и передающих устройствах с малым временем перестройки в широком диапазоне рабочих частот.

Широко известна схема синтезатора частот, включающая опорный генератор, делитель частоты с фиксированным коэффициентом деления, управляемый генератор, делитель частоты с переменным коэффициентом деления, частотно-фазовый детектор и фильтр нижних частот, образующих кольцо импульсно-фазовой автоподстройки частоты управляемого генератора (см. Тихомиров Н.М., Романов С.К., Леньшин А.В. Формирование ЧМ сигналов в синтезаторах с автоподстройкой. - М.: Радио и связь, 2004. - 210 с.; W.F.Egan. Frequency Synthesis by Phase Lock, Second Edition, John Wiley & Sons Inc., New York, NY 1999).

Известна подобная схема синтезатора частот, в которой используется частотно-фазовый детектор с тремя устойчивыми состояниями зарядовой накачки (режим заряда, режим нейтрального состояния, режим разряда) и блоком генераторов тока заряда/разряда (см. Dean Banerjee PLL Performance, Simulation and Design, National Semiconductor, Fourth Edition, 2006, пат. US 5774023).

Такие схемы синтезаторов характеризуются простотой схемной реализации и обеспечивают достаточно высокие эксплуатационные параметры выходного сигнала. Применение частотно-фазового детектора совместно с блоком зарядовой накачки упрощает схему синтезатора, увеличивает ослабление паразитных гармоник частоты сравнения в спектре выходного сигнала и повышает качество автоподстройки управляемого напряжением генератора. В синтезаторе подстройка частоты управляемого напряжением генератора производится с точностью до фазы опорного генератора, т.е. система автоподстройки частоты имеет астатизм по фазе (см. Шахтарин Б.И. и др. Синтезаторы частот: Учебное пособие / Б.И.Шахтарин, Г.Н.Прохладин, А.А.Иванов, А.А.Быков, А.А.Чечулин, Д.Ю.Гречищев. - М.: Горячая линия - Телеком, 2007. - 128 с.; Генерирование колебаний и формирование радиосигналов: Учебное пособие / В.Н.Кулешов, Н.Н.Удалов, В.М.Богачев и др. Под ред. В.Н.Кулешова и Н.Н. Удалова. - М.: Издательский дом МЭИ, 2008. - 416 с.). Это расширяет область применения такого синтезатора в радиотехнической аппаратуре.

Основным недостатком приведенных выше синтезаторов является низкое быстродействие, так как оно определяется постоянными значениями коэффициента усиления и полосы кольца фазовой автоподстройки частоты.

Наиболее близким по физической сущности и технической реализации к предлагаемому синтезатору является синтезатор частот, описанный в патенте US №4156855 «Phase-locked loop with variable gain and bandwidth», H03B 3/04, May, 29, 1979, принятый за прототип.

Функциональная схема устройства-прототипа приведена на фиг.1, где введены следующие обозначения:

1 - управляемый напряжением генератор (ГУН);

2 - делитель частоты с переменным коэффициентом деления (ДПКД);

3 - частотно-фазовый детектор (ЧФД);

4 - опорный генератор (ОГ);

5 - делитель частоты с фиксированным коэффициентом деления (ДФКД);

6 - блок коммутируемой зарядовой накачки (БКЗН);

7 - блок определения синхронизма по фазе (БОСФ);

8 - фильтр нижних частот (ФНЧ);

8.1, 8.2 - первый и второй конденсаторы;

8.3, 8.4 - первый и второй резисторы;

8.5 - коммутатор.

Синтезатор частот содержит управляемый напряжением генератор (ГУН) 1, делитель частоты с переменным коэффициентом деления (ДПКД) 2, частотно-фазовый детектор (ЧФД) 3, опорный генератор (ОГ) 4, делитель частоты с фиксированным коэффициентом деления (ДФКД) 5, блок коммутируемой зарядовой накачки (БКЗН) 6, блок определения синхронизма по фазе (БОСФ) 7 и фильтр нижних частот (ФНЧ) 8. При этом выход ГУН 1 является выходом колебания высокой частоты устройства и соединен с входом ДПКД 2, выход которого соединен с синхронизируемыми входами ЧФД 3 и БОСФ 7. Выход ДФКД 5 соединен со входами синхронизации ЧФД 3 и БОСФ 7. Опорный вход ДФКД 5 соединен с выходом ОГ 4. Первый выход ЧФД 3 является выходом сигнала заряда и соединен с коммутационным входом заряда БКЗН 6. Второй выход ЧФД 3 является выходом сигнала разряда и соединен с коммутационным входом разряда БКЗН 6. При этом ФНЧ 8 содержит коммутатор 8.5, конденсатор 8.2, последовательно соединенные первый конденсатор 8.1, первый резистор 8.3 и второй резистор 8.4, второй вывод которого соединен с общей шиной. Первые выводы первого 8.1 и второго 8.2 конденсаторов соединены с выходом БКЗН 6, а также с управляющим входом ГУН 1. Второй вывод второго конденсатора 8.2 соединен с общей шиной. Точка соединения первого 8.3 и второго 8.4 резисторов соединена с первым выводом коммутатора 8.5, второй вывод которого соединен с общей шиной. Выход «φ» БОСФ 7 соединен со входом коммутации величины тока БКЗН 6 и входом коммутатора 8.5.

Устройство-прототип работает следующим образом.

Сигнал опорной частоты с выхода ОГ 4 подается на опорный вход ДФКД 5, где делится по частоте в нужное количество раз. При отклонении частоты выходного колебания ГУН 1 от требуемого номинального значения ω₀, соответствующего режиму синхронизма по фазе, на выходах ЧФД 3 появляются импульсные сигналы заряда или разряда, длительность которых равна разности времени прихода импульсов с ДПКД 2 и ДФКД 5 на входы ЧФД 3. При этом ЧФД 3, выполненный на триггерах, работает по принципу запоминания и хранения информации о поступлении входных сигналов, и на своих выходах формирует сигналы в форме трех состояний цифровой логики (состояния заряда, нейтрального состояния, состояния разряда). Состояния ЧФД 3 вызываются передними фронтами входных импульсов с ДФКД 5 и ДПКД 2. Когда импульсные сигналы на синхронизируемом входе ЧФД 3 опережают по времени импульсы на входе синхронизации, то на втором выходе ЧФД 3 появляются импульсы сигнала разряда, а если, наоборот, отстают по времени, то на первом выходе ЧФД 3 появляются импульсы сигнала заряда. В случае совпадения по времени передних фронтов этих сравниваемых импульсных последовательностей ЧФД 3 находится в нейтральном состоянии. При этом импульсы на выходах сигналов заряда и разряда отсутствуют. В результате БКЗН 6 также находится в пассивном нейтральном состоянии. Это состояние соответствует режиму синхронизма по фазе кольца фазовой автоподстройки (ФАП), и на выходе БОСФ 7 появляется соответствующий сигнал «φ».

БОСФ 7 представляет собой триггерную схему. Входные сигналы предварительно проходят через формирователи импульсов, длительность которых составляет около 10% от периода импульсного сигнала синхронизации. В качестве формирователей импульсов используются ждущие мультивибраторы. При временном интервале между моментами прихода импульсов на входы БОСФ 7, превышающем длительность импульсов на выходе триггерной схемы, появляется сигнал «φ» с уровнем логической «1», а при временном интервале, попадающем в 10% зону, - сигнал с уровнем логического «0», который соответствует состоянию синхронизма по фазе. Для преобразования логических состояний ЧФД 3 в аналоговый сигнал, подходящий для подстройки частоты ГУН 1, используется БКЗН 6. БКЗН 6 представляет собой устройство, состоящее из двух последовательно соединенных генераторов тока заряда и разряда [см. Dean Banerjee, PLL Performance, Simulation and Design, National Semiconductor, Fourth Edition, 2006, пат. US 5774023]. Точка соединения этих генераторов служит для подключения последних к ФНЧ 8. Управление генераторами тока заряда/разряда, т.е. перевод в активное состояние, осуществляется подачей с выходов ЧФД 3 соответствующих сигналов заряда и разряда. Генераторы тока имеют одинаковую, но с противоположным знаком величину тока, которую можно изменять с помощью сигнала на входе коммутации (в данном случае сигнал синхронизма по фазе «φ»). БКЗН 6 применяется для преобразования сигнала рассогласования сравниваемых входных сигналов ЧФД 3 в аналоговый сигнал подстройки частоты ГУН 1 через ФНЧ 8, от параметров которого в значительной степени зависят динамические и статические параметры кольца ФАП.

Под воздействием сигналов заряда или разряда с выходов ЧФД 3 через БКЗН 6 напряжение на выходе ФНЧ 8 для подстройки частоты ГУН 1 меняется до тех пор, пока частота ГУН 1 не достигнет требуемого номинального значения ω₀. Длительность выходных импульсов сигналов заряда или разряда с ЧФД 3 в установившемся режиме синхронизма по фазе кольца ФАП стремится к нулю, т.е. ЧФД 3 переходит в нейтральное состояние. Использование в замкнутом кольце ФАП ЧФД 3 и БКЗН 6 позволяет получить нулевую статическую фазовую ошибку. В этой схеме синтезатора на время переходного процесса перестройки по частоте кольцо ФАП переводится в режим с увеличенным значением тока заряда и разряда БКЗН 6 с помощью БОСФ 7. Кроме того, предлагается использование ФНЧ 8 с переменной полосой пропускания по сигналу «φ» с БОСФ 7: с широкой (в момент переходного процесса) и узкой (в условиях синхронизма по фазе с помощью коммутатора 8.5). С помощью коммутатора 8.5 изменяются постоянные времени ФНЧ 8 и, следовательно, его полоса пропускания.

В результате этого кольцо ФАП в зависимости от величины фазового рассогласования по сигналу синхронизма по фазе с выхода БОСФ 7 работает в режиме широкой полосы с увеличенным коэффициентом усиления для ускорения переходного процесса перестройки частоты, а при достижении синхронизма по фазе переводится в режим номинального значения полосы пропускания кольца и коэффициента усиления для достижения приемлемых статических параметров качества выходного сигнала синтезатора частот.

Существенным недостатком устройства-прототипа является то, что в нем не привязаны моменты времени коммутаций амплитуд токов заряда и разряда БКЗН 6 со значениями полосы пропускания ФНЧ 8. Это приводит к резким броскам управляющего напряжения ГУН 1 и, как следствие, к потере устойчивости кольца ФАП, а это в свою очередь ведет к увеличению времени переходных процессов перестройки частоты.

Задачей, которую решает предлагаемое изобретение, является уменьшение времени переходных процессов при сохранении заданного запаса устойчивости использованием коммутации элементов кольца фазовой автоподстройки.

Достигаемый технический результат при использовании изобретения - адаптивная стабилизация передаточной характеристики кольца частотно-фазовой автоподстройки синтезатора частот, что позволяет оптимизировать его по заданному качеству динамических и спектральных характеристик во всем диапазоне синтезируемых колебаний, ускоряя процесс перестройки частоты.

Для решения поставленной задачи в синтезатор частот с частотно-фазовой автоподстройкой, содержащий управляемый напряжением генератор, делитель частоты с переменным коэффициентом деления, частотно-фазовый детектор, опорный генератор, делитель частоты с фиксированным коэффициентом деления, блок коммутируемой зарядовой накачки, блок определения синхронизма по фазе и фильтр нижних частот, содержащий первый коммутатор, первый и второй конденсаторы, первый и второй резисторы; при этом выход управляемого напряжением генератора, являющийся выходом высокой частоты устройства, соединен с высокочастотным входом делителя частоты с переменным коэффициентом деления, выход которого соединен с первыми синхронизируемыми входами частотно-фазового детектора и блока определения синхронизма по фазе; выход опорного генератора соединен с опорным входом делителя частоты с фиксированным коэффициентом деления, выход которого соединен со вторыми входами частотно-фазового детектора и блока определения синхронизма по фазе, которые также являются входами синхронизации; первый и второй выходы частотно-фазового детектора, которые являются соответственно выходами сигналов заряда и разряда, соединены соответственно с первым и вторым коммутационными входами блока коммутируемой зарядовой накачки, которые являются соответственно входами заряда и разряда; выход блока коммутируемой зарядовой накачки соединен с управляющим входом управляемого напряжением генератора и первым выводом первого конденсатора, второй вывод которого соединен с первым выводом первого резистора, вторые выводы второго конденсатора и первого коммутатора соединены с общей шиной, согласно изобретению введены микроконтроллер и блок определения синхронизма по частоте, а в состав фильтра нижних частот введен второй коммутатор, причем первый синхронизируемый вход блока определения синхронизма по частоте соединен с выходом делителя частоты с переменным коэффициентом деления; второй вход блока определения синхронизма по частоте, который является входом синхронизации, соединен с выходом делителя частоты с фиксированным коэффициентом деления; выход блока определения синхронизма по частоте соединен с первым информационным входом микроконтроллера; выход блока определения синхронизма по фазе соединен со вторым информационным входом микроконтроллера, первый выход которого является выходом сигнала синхронизма по частоте и соединен с коммутационным входом второго коммутатора, а второй выход микроконтроллера является выходом сигнала синхронизма по фазе и соединен с коммутационным входом первого коммутатора; причем делитель частоты с переменным коэффициентом деления, делитель частоты с фиксированным коэффициентом деления и частотно-фазовый детектор выполнены с возможностью установки исходного состояния, для чего каждый из них дополнительно содержит вход установки исходного состояния, соединенный с третьим выходом микроконтроллера, который является выходом сигнала сброса; блок коммутируемой зарядовой накачки выполнен с возможностью управления током зарядовой накачки, для чего дополнительно содержит третий вход, который является входом коммутации величины тока, соединенным с четвертым управляющим выходом микроконтроллера; кроме того, второй вывод первого конденсатора соединен с объединенными первыми выводами второго конденсатора, второго резистора и второго коммутатора, второй вывод которого соединен с общей шиной; второй вывод второго конденсатора соединен со вторым выводом первого резистора, второй вывод второго резистора соединен с первым выводом первого коммутатора.

Графические материалы, представленные в материалах заявки:

Фиг.1. Функциональная схема устройства-прототипа.

Фиг.2. Функциональная схема предлагаемого устройства.

Фиг.3. Временные диаграммы состояний коммутирующих сигналов.

Фиг.4. График переходного процесса при перестройке частоты.

Фиг.5. Структурная схема алгоритма работы микроконтроллера.

В функциональной схеме заявляемого устройства, приведенной на фиг.2, введены следующие обозначения:

1 - управляемый напряжением генератор (ГУН);

2 - делитель частоты с переменным коэффициентом деления (ДПКД);

3 - частотно-фазовый детектор (ЧФД);

4 - опорный генератор (ОГ);

5 - делитель частоты с фиксированным коэффициентом деления (ДФКД);

6 - блок коммутируемой зарядовой накачки (БКЗН);

7 - блок определения синхронизма по фазе (БОСФ);

8 - фильтр нижних частот (ФНЧ);

8.1, 8.2 - первый и второй конденсаторы;

8.3, 8.4 - первый и второй резисторы;

8.5, 8.6 - первый и второй коммутаторы;

9 - микроконтроллер;

10 - блок определения синхронизма по частоте (БОСЧ).

Заявляемое устройство содержит управляемый напряжением генератор (ГУН) 1, делитель частоты с переменным коэффициентом деления (ДПКД) 2, частотно-фазовый детектор (ЧФД) 3, опорный генератор (ОГ) 4, делитель частоты с фиксированным коэффициентом деления (ДФКД) 5, блок коммутируемой зарядовой накачки (БКЗН) 6, блок определения синхронизма по фазе (БОСФ) 7, фильтр нижних частот (ФНЧ) 8, микроконтроллер 9, блок определения синхронизма по частоте (БОСЧ) 10.

ФНЧ 8 содержит первый 8.1 и второй 8.2 конденсаторы, первый 8.3 и второй 8.4 резисторы и первый 8.5 и второй 8.6 коммутаторы.

При этом выход ГУН 1, являющийся выходом высокой частоты устройства, соединен с высокочастотным входом ДПКД 2, выход которого соединен с первыми синхронизируемыми входами ЧФД 3, БОСФ 7 и БОСЧ 10. Выход ДФКД 5 соединен со вторыми входами ЧФД 3, БОСФ 7 и БОСЧ 10, которые являются входами синхронизации. Выход ОГ 4 соединен с опорным входом ДФКД 5. Первый выход ЧФД 3, который является выходом сигнала заряда, соединен с первым входом БКЗН 6, который является коммутационным входом заряда, а второй выход ЧФД 3, который является выходом сигнала разряда, соединен со вторым входом БКЗН 6, который является коммутационным входом разряда.

Выход БОСЧ 10 (выход «f») является выходом сигнала синхронизма по частоте и соединен с первым информационным входом микроконтроллера 9, выход БОСФ 7 (выход «φ») является выходом сигнала синхронизма по фазе и соединен со вторым информационным входом микроконтроллера 9. Первый выход микроконтроллера 9 (выход «f'») является выходом сигнала синхронизма по частоте и соединен с коммутационным входом второго коммутатора 8.6, второй выход микроконтроллера 9 (выход «φ'») является выходом сигнала синхронизма по фазе и соединен с коммутационным входом первого коммутатора 8.5.

Третий выход микроконтроллера 9 является выходом сигнала сброса и соединен с входами установки исходного состояния ДПКД 2, ДФКД 5 и ЧФД 3. Четвертый выход микроконтроллера 9, который является управляющим выходом, соединен с входом коммутации величины тока БКЗН 6, выход которого соединен с управляющим входом ГУН 1. В ФНЧ 8 первый вывод первого конденсатора 8.1 соединен с выходом БКЗН 6. Второй вывод первого конденсатора 8.2 соединен с объединенными первыми выводами первого 8.3 и второго 8.4 резисторов, второго конденсатора 8.2 и второго коммутатора 8.6. Второй вывод второго конденсатора 8.2 объединен со вторым выводом первого резистора 8.3 и соединен с общей шиной. Второй вывод второго резистора 8.4 соединен с первым выводом первого коммутатора 8.5, второй вывод которого соединен с общей шиной. Второй вывод второго коммутатора 8.6 также соединен с общей шиной.

Заявляемое устройство работает следующим образом.

Сигнал опорной частоты с выхода ОГ 4 подается на опорный вход ДФКД 5, где делится по частоте в нужное количество раз. Частота выходного колебания ГУН 1 равна требуемому номинальному значению φ₀, соответствующему синхронизму по фазе выходного сигнала ДПКД 2 с выходным сигналом ДФКД 5. При поступлении с блока 10 команды на установку новой частоты на микроконтроллер 9 в момент времени t₀ (см. фиг.3) с третьего выхода микроконтроллера 9 выдается короткий сигнал с уровнем логической «1» (сигнал сброса) на входы установки в исходное состояние ДПКД 2, ДФКД 5 и ЧФД 3. Исходным состоянием ДПКД 2 и ДФКД 5, выполненных на принципе счета входных импульсов, является сброс счетчиков в нулевое состояние. Исходным состоянием ЧФД 3 является перевод его в нейтральное состояние. Длительность сигнала сброса небольшая, но достаточная для установки ДПКД 2, ДФКД 5 и ЧФД 3 в исходное состояние.

После окончания действия сигнала сброса счетчики ДПКД 2 и ДФКД 5 начинают свой счет одновременно, а на одном из выходов ЧФД 3 появляется сигнал заряда или разряда в зависимости от знака рассогласования сравниваемых на его входах сигналов. Тем самым переходной процесс стартует с фазовой разностью на ЧФД 3, равной нулю (нейтральное состояние), т.е. осуществляется синхронизация фаз сигналов на входе ЧФД 3 и синхронный счет ДПКД 2 и ДФКД 5. БОСФ 7 представляет собой цифровой фильтр. На выходе БОСФ 7 присутствует сигнал с уровнем логического «0», когда временное рассогласование между сигналом синхронизации и синхронизируемым сигналом меньше 15 нс в течение пяти периодов частоты сравнения, равной частоте следования импульсного сигнала синхронизации с выхода ДФКД 5 и поступающей на вход синхронизации ЧФД 3. На выходе БОСФ 7 устанавливается сигнал с уровнем логической «1», когда временное рассогласование сравниваемых сигналов больше 30 нс в течение одного периода частоты сравнения.

БОСЧ 10 может быть реализован в виде цифрового фильтра или в виде триггерной схемы, аналогичной схеме определения синхронизма в патенте US №4156855 «Phase-locked loop with variable gain and bandwidth», H03B 3/04, May, 29, 1979. При достижении рассогласования по частоте менее 5-10% на входах БОСЧ 10 на его выходе появляется сигнал с уровнем логической «1», а при более существенном рассогласовании (свыше 5-10%) по частоте - сигнал с уровнем логического «0».

Микроконтроллер 9 может быть реализован на основе перепрограммируемых логических интегральных схем. Алгоритм работы микроконтроллера 9 (см. фиг.5) заключается в следующем. В стартовый момент времени t₀ с выходов БОСЧ 10 и БОСФ 7 на микроконтроллер 9 поступают сигналы отсутствия синхронизма по частоте f и синхронизма по фазе φ с уровнем логического «0». Одновременно с первого выхода микроконтроллера 9 сигнал синхронизма по частоте f' с уровнем логической «1» поступает на коммутационный вход второго коммутатора 8.6, а со второго выхода микроконтроллера 9 сигнал синхронизма по фазе φ' с уровнем логической «1» поступает на коммутационный вход первого коммутатора 8.5. Под действием этих сигналов коммутаторы 8.5 и 8.6 замыкаются, изменяя структуру и параметры ФНЧ 8. Сигналом логической «1» с четвертого управляющего выхода микроконтроллера 9 на вход коммутации величины тока БКЗН 6 последний переводится в режим увеличенного значения тока заряда и разряда. С момента времени t₀ ЧФД 3 совместно с БКЗН 6 в результате заземления (подключения к общей шине) второго вывода первого конденсатора 8.1 начинает обладать свойствами двухпозиционного электронного ключа, который имеет только два устойчивых состояния для быстрого заряда или разряда первого конденсатора 8.1.

В результате общий коэффициент усиления в кольце ФАП значительно увеличивается, а постоянные времени ФНЧ 8 уменьшаются после заземления второго вывода первого конденсатора 8.1 и первых объединенных выводов второго конденсатора 8.2 и первого 8.3 и второго 8.4 резисторов с помощью второго коммутатора 8.6, что в целом приводит к увеличению полосы кольца фазовой автоподстройки.

Таким образом, в промежутке времени от t₀ до t₁ реализуется режим широкой полосы с увеличенным коэффициентом усиления кольца ФАП. При этом достигается максимальная скорость изменения напряжения на управляющем входе ГУН 1. В момент времени t₁ в ЧФД достигается равенство сравниваемых частот выходных импульсных последовательностей с ДПКД 2 и ДФКД 5 и поэтому с выхода БОСЧ 10 на микроконтроллер 9 проходит сигнал синхронизма по частоте f, а с первого выхода микроконтроллера 9 на коммутационный вход второго коммутатора 8.6 подается сигнал синхронизма по частоте f' с уровнем логического «0», который размыкает второй коммутатор 8.6. В момент t₁ на выходе микроконтроллера 9 появляется короткий импульс сигнала сброса с уровнем логической «1» для обнуления счетчиков ДПКД 2 и ДФКД 5 и установки ЧФД 3 в нейтральное состояние, т.е. осуществляется привязка по фазе сравниваемых входных сигналов ЧФД 3 для устранения нежелательных бросков управляющего напряжения с выхода ФНЧ 8 на управляющем входе ГУН 1 в момент переключения второго коммутатора 8.6. Первый резистор 8.3 вновь подключается, но при этом остается «зашунтированным» вторым резистором 8.4, замкнутым первым коммутатором 8.5. БКЗН 6 остается пока в режиме увеличенного значения тока заряда и разряда. В это время эффект демпфирования в системе автоподстройки возрастает при сохраненном увеличенном значении тока заряда и разряда БКЗН 6. С момента времени t₁ переходного процесса система стремится устранить рассогласование по фазе, имеющееся на момент достижения синхронизма по частоте.

При восстановлении астатизма по фазе в системе ФАП по истечении некоторого времени (порядка пяти периодов частоты сравнения), необходимого для устранения фазового рассогласования, БОСФ 7 устанавливает факт состояния синхронизма по фазе в момент времени t₂ и на его выходе устанавливается сигнал φ с уровнем логической «1», поступающий на второй информационный вход микроконтроллера 9. В момент t₂ на выходе сигнала сброса микроконтроллера 9 появляется короткий импульс с уровнем логической «1» для очередного обнуления счетчиков ДПКД 2 и ДФКД 5, установки ЧФД 3 в нейтральное состояние и привязки по фазе, а со второго выхода микроконтроллера 9 на коммутационный вход первого коммутатора 8.5 подается сигнал синхронизма по фазе φ' с уровнем логического «0», который размыкает первый коммутатор 8.5, устраняя шунтирование первого резистора 8.3 вторым резистором 8.4. В течение промежутка времени t₁ и t₂ кольцо ФАП находится в режиме узкой полосы кольца для замедления скорости переходного процесса при приближении к установившемуся состоянию. С этого же момента t₂ БКЗН 6 переводится в режим номинального значения тока заряда и разряда, т.к. на четвертом управляющем выходе микроконтроллера 9 устанавливается уровень логического «0». При этом эффект демпфирования в системе автоподстройки еще больше возрастает, т.к. значение сопротивления первого резистора 8.3 значительно больше сопротивления второго резистора 8.4. После чего система ФАП синтезатора очень быстро до момента времени t₃ производит дорегулирование для последних нескольких десятков герц выходной частоты ГУН 1.

Использование ФНЧ 8, переменной величины тока заряда и разряда в БКЗН 6, переменного демпфирования в ФНЧ 3, синхронного управления ДПКД 2 и ДФКД 5 позволяет системе ФАП синтезатора адаптировать параметры, влияющие на скорость перестройки частоты ГУН 1 к новому значению. При этом переходной процесс при смене частоты (см. кривую 2 на фиг.4) быстро затухает и не имеет перерегулирования (см. кривую 1 на фиг.4).

Вышеуказанный технический результат при использовании заявляемого изобретения обеспечивается тем, что для реализации ускоренного режима работы системы ФАП в цепи управления ГУН используется ФНЧ с переменной структурой, при этом:

1) ФНЧ имеет широкую полосу пропускания, а кольцо автоподстройки выполняет слежение по частоте. Таким образом, до момента времени t₁ система ФАП работает в режиме частотной автоподстройки. В этом случае без лишних аппаратурных затрат (например, как при методе предварительной зарядки с помощью цифроаналогового преобразователя) реализуется ускоренная перестройка частоты ГУН 1.

2) С момента времени t₁ система ФАП становится астатической по фазе за счет увеличения порядка ФНЧ 8. Полоса кольца при этом устанавливается ниже стартового значения, а увеличенное значение тока БКЗН 6 сохраняется. Переходный процесс с момента t₁ до момента t₂ происходит с малым демпфированием. Уменьшение демпфирования реализуется шунтированием основного первого резистора 8.3 вспомогательным вторым резистором 8.4.

3) В момент времени t₂ переходный процесс практически закончен, но для того чтобы получить необходимые характеристики по шумам в статическом режиме, в синтезаторе частот производится оптимизация полосы кольца с помощью перехода на оптимальные значения тока БКЗН 6 и демпфирующего первого резистора 8.3. Момент времени t₃ является началом статического режима фазовой автоподстройки. Промежуток времени между t₂ и t₃ зависит от точности установки новой частоты (например, ±100 Гц, ±1 кГц и т.д.). При достижении синхронизма по частоте производится сброс (обнуление) ЧФД 3 и счетчиков, входящих в состав ДПКД 2 и ДФКД 5. Это позволяет избежать скачков по фазе на входе ЧФД при переключении в момент времени t₁ и тем самым избежать колебательных режимов, замедляющих переходные процессы.

Таким образом, в заявляемом устройстве переходной процесс при смене выходных частот существенно уменьшается за счет изменения в определенные моменты времени структуры фильтра нижних частот и параметров блока коммутируемой зарядовой накачки в течение переходного процесса. В результате этого достигается адаптивная стабилизация передаточной характеристики кольца частотно-фазовой автоподстройки, что позволяет оптимизировать систему по заданному качеству динамических и спектральных характеристик во всем диапазоне частот синтезируемых колебаний, ускоряя процесс перестройки частоты.

Изобретение относится к радиотехнике и может использоваться для формирования сетки стабильных частот с равномерным шагом в приемных и передающих устройствах с малым временем перестройки в широком диапазоне рабочих частот. Достигаемый технический результат - адаптивная стабилизация передаточной характеристики кольца частотно-фазовой автоподстройки синтезатора частот, что позволяет оптимизировать его по заданному качеству динамических и спектральных характеристик. Устройство содержит управляемый напряжением генератор (1), делитель частоты с переменным коэффициентом деления (2), частотно-фазовый детектор (3), опорный генератор (4), делитель частоты с фиксированным коэффициентом деления (5), блок коммутируемой зарядовой накачки (6), блок определения синхронизма по фазе (7), микроконтроллер (9), блок определения синхронизма по частоте (10) и фильтр нижних частот (8), который содержит конденсаторы два конденсатора (8.1, 8.2), два резистора (8.3, 8.4) и два коммутатора (8.5, 8.6). 5 ил.

Адаптивный синтезатор частот с коммутацией элементов кольца фазовой автоподстройки, содержащий управляемый напряжением генератор, делитель частоты с переменным коэффициентом деления, частотно-фазовый детектор, опорный генератор, делитель частоты с фиксированным коэффициентом деления, блок коммутируемой зарядовой накачки, блок определения синхронизма по фазе и фильтр нижних частот, содержащий первый коммутатор, первый и второй конденсаторы, первый и второй резисторы; при этом выход управляемого напряжением генератора, являющийся выходом высокой частоты устройства, соединен с высокочастотным входом делителя частоты с переменным коэффициентом деления, выход которого соединен с первыми синхронизируемыми входами частотно-фазового детектора и блока определения синхронизма по фазе; выход опорного генератора соединен с опорным входом делителя частоты с фиксированным коэффициентом деления, выход которого соединен со вторыми входами частотно-фазового детектора и блока определения синхронизма по фазе, которые также являются входами синхронизации; первый и второй выходы частотно-фазового детектора, которые являются соответственно выходами сигналов заряда и разряда, соединены соответственно с первым и вторым коммутационными входами блока коммутируемой зарядовой накачки, которые являются соответственно входами заряда и разряда; выход блока коммутируемой зарядовой накачки соединен с управляющим входом управляемого напряжением генератора и первым выводом первого конденсатора, второй вывод которого соединен с первым выводом первого резистора, вторые выводы второго конденсатора и первого коммутатора соединены с общей шиной, отличающийся тем, что введены микроконтроллер и блок определения синхронизма по частоте, а в состав фильтра нижних частот введен второй коммутатор, причем первый синхронизируемый вход блока определения синхронизма по частоте соединен с выходом делителя частоты с переменным коэффициентом деления; второй вход блока определения синхронизма по частоте, который является входом синхронизации, соединен с выходом делителя частоты с фиксированным коэффициентом деления; выход блока определения синхронизма по частоте соединен с первым информационным входом микроконтроллера; выход блока определения синхронизма по фазе соединен со вторым информационным входом микроконтроллера, первый выход которого является выходом сигнала синхронизма по частоте и соединен с коммутационным входом второго коммутатора, а второй выход микроконтроллера является выходом сигнала синхронизма по фазе и соединен с коммутационным входом первого коммутатора; причем делитель частоты с переменным коэффициентом деления, делитель частоты с фиксированным коэффициентом деления и частотно-фазовый детектор выполнены с возможностью установки исходного состояния, для чего каждый из них дополнительно содержит вход установки исходного состояния, соединенный с третьим выходом микроконтроллера, который является выходом сигнала сброса; блок коммутируемой зарядовой накачки выполнен с возможностью управления током зарядовой накачки, для чего дополнительно содержит третий вход, который является входом коммутации величины тока, соединенным с четвертым управляющим выходом микроконтроллера; кроме того, второй вывод первого конденсатора соединен с объединенными первыми выводами второго конденсатора, второго резистора и второго коммутатора, второй вывод которого соединен с общей шиной; второй вывод второго конденсатора соединен со вторым выводом первого резистора, второй вывод второго резистора соединен с первым выводом первого коммутатора.