Адаптивная антенная решетка Советский патент 1991 года по МПК H04B7/08 

29, элемент 30 сравнения, элемент 31 памяти, элемент 32 задержки. Цель достигается за счет реализации алгоритма работы ААР , основанного на критерии) НСКО, и предполагает формирование опорного сигнала, сильно коррелированного с принимаемым полезным и некоррелированного с помеховыми сигналами. Для этого при вычислении нового значения весового коэффициента вычисляют две его возможные поправки, которые

отличаются знаком сигнального слагаемого, и выбирают из двух одну, складывая ее с текущим значением весового коэффициента. Опорный сигнал получают с блока формирования опорного сигнала, Задачу определения знака сигнального слагаемого решает блок управления путем вычисления значения функции взаимной корреляции между выходным сигналом ААР и выходным сигналом блока формирования опорного сигнала. 1 з.п. ф-лы, 1 ил.

Изобретение относится к технике радиосвязи и может использоваться в аппаратуре приема дискретных сигналов. Цель - повышение помехоустойчивости приема сигналов фазовой телеграфии. Адаптивная антенная решетка (ААР) содержит N каналов, каждый из которых состоит из антенного элемента 1, редиоприемника 2, первого умножителя 3, первого блока вычисления весового коэффициента (БВВК) 4, второго умножителя 5, второго БВВК 6, фазовращателя 7, а также первый сумматор 8, первый инвертор 9, ограничитель 10, детектор 11, фильтр 12 низкой частоты, регенератор 13 информационных символов, первый элемент 14 задержки, второй элемент 15 задержки, третий элемент 16 задержки, блок 17 управления, блок 18 формирования опорного сигнала, при этом каждый БВВК состоит из первого смесителя 19, второго смесителя 20, первого интегратора 21, второго интегратора 22, второго инвертора 23, второго 14 и третьего 25 сумматоров, коммутатора 26, элемента 27 накопления. Блок управления может содержать смеситель 28, интегратор СП с о ю ел ел ч

Изобретение относится к технике радиосвязи и может использоваться в аппаратуре приема дискретных сигналов.

Цель изобретения - повышение поме- хоустойчивбсти приема сигналов фазовой телеграфии.

На чертеже представлена блок-схема адаптивной антенной решетки (ААР).

ААР содержит N каналов, каждый из которых состоит из антенного элемента 1, радиоприемника 2, первого умножителя 3, первого блока 4 вычисления весового коэффициента (БВВК), второго умножителя 5, второго БВВК 6, фазовращателя 7, а также первый сумматор 8, первый инвертор 9, ограничитель 10, детектор 11, фильтр 12 низкой частоты, регенератор 13 информационных символов, первый элемент 14 задержки, второй элемент 15 задержки, третий элемент 16 задержки, блок 17 управления, блок 18 формирования опорного сигнала, при этом каждый БВВК состоит из первого смесителя 19, второго смесителя 20, первого интегратора 21, второго интегратора 22,второго инвертора 23,второго 24 и третьего 25 сумматоров, коммутатора 26, элемента 27 накопления. Блок управления может содержать смеситель 28, интегратор 29, элемент 30 сравнения, элемент 31 памяти, элемент 32 задержки.

ААР работает следующим образом.

Сигналы через антенные элементы 1 поступают в приемник 2, а затем одновременно на первый .умножитель 3, первый БВВК 4, а также через фазовращатель 7 на второй умножитель 5 и второй БВВК 6. Выходной сигнал ААР формируется после суммирования сигналов всех каналов в первом сумматоре 8, Амплитуда и фаза суммарного сигнала определяется значениями весовых коэффициентов. С выхода первого сумматора сигнал поступает через первый инвертор 9 на первый смеситель 19 БВВК и на вход ограничителя 10. С выхода ограничителя после детектирования в детекторе 11 и фильтрации в фильтре 12 низкой частоты сигнал поступает на вход регенератора 13 информационных символов. На выходе регенератора информационных символов напряжение изменяется по закону передаваемой информации. Это напряжение поступает в блок 17 управления, на управляющий вход элемента накопления БВВК. Блок 18 формирования опорного сигнала служит для выработки сигнала, совпадающего по частоте с Принимаемым полезным сигналом и очищенным от помех. Управление амплитудой и фазой сигнала в каждой ветви разнесения осуществляется путем разложения его на квадратурные составляющие и регулировкой амплитуды каждой с последующим их суммированием. Для этого в каждом БВВК сигнал после прохождения смесителей 19 и 20 интегрируется интеграторами 21 и 22, а затем суммируются в сумматорах 24 и 25 и через коммутатор 26 поступают в элемент 27 накопления, а затем на вторые входы соответствующих умножителей 3 и 5, при этом в ААР реализуется отрицательная обратная связь (ОС) для помехового сигнала и положительная ОС - для опорного сигнала. Так как знак опорного сигнала неизвестен, то необходимо поддерживать положительную ОС, Для этого если фаза (знак) принимаемого полезного сигнала совпадает с фазой опорного, то сигнальное слагаемое Дс поправки А весового коэффициента при суммировании берется со своим знаком, если принимаемый полезный сигнал находится в противофазесопорным, то сигнальное слагаемое Дс берется с обратным знаком.

Задачу определения знака сигнального слагаемого решает блок 17 управления. Решается она путем вычисления значения функции взаимной корреляции между выходным сигналом ААР и выходным сигналом блока формирования опорного сигнала с помощью смесителя 28, интегратора 29, элемента 30 сравнения, элемента 31 памяти, элемента 32 задержки.

Формула изобретения 1. Адаптивная антенная решетка (ААР), состоящая из каналов, каждый из которых содержит последовательно соединенные антенный элемент и радиоприемник, к выходу которого подключены первые входы двух умножителей, первый из которых подключен непосредственно, а второй через фазовращатель, два блока вычисления весового коэффициента (БВВК), первые входы которых подключены к первым входам соответствующих умножителей, а выходы соединены с вторыми входами умножителей, первый сумматор, входы которого подключены к соответствующим выходам умножителей, а выход, являющийся выходом ААР, подключен к последовательно соединенным ограничителю, детектору, фильтру низкой частоты, регенератору информационных символов, а также к блоку формирования опорного сигнала (БФОС), о-т л и ч а ю щ а я- с я тем, что, с целью повышения помехоустойчивости приема сигналов фазовой телеграфии, введены блок управления, три элемента задержки, первый инвертор, при этом каждый БВВК содержит два смесителя, два интегратора, второй и третий сумматоры, второй инвертор, коммутатор элемент накопления, первые входы обоих смесителей объединены и являются первым входом БВВК, к выходам первого и второго смесителей подсоединены первый и второй интеграторы соответственно, выход первого интегратора соединен с первым входом

второго сумматора непосредственно, а с первым входом третьего сумматора через второй инвертор, выход второго интегратора соединен с вторыми входами второго и 5 третьего сумматоров, выходы которых подключены к соответствующим входам коммутатора, выход которого соединен с входом элемента накопления, выход которого является выходом БВВК, первый вход блока уп0 равления соединен с выходом БФОС и вторым входом второго смесителя каждого БВВК, второй вход блока управления соединен с выходом первого сумматора и через первый инвертор с вторым входом первого

5 смесителя каждого БВВК, третий вход блока управления соединен с входом второго элемента задержки и выходом первого элемента задержки, вход которого подключен к выходу регенератора информационных

0 символов, выход блока управления соединен с управляющим входом коммутатора каждого БВВК, выход второго элемента задержки соединен с входом третьего элемента задержки и управляющим входом

5 элемента накопления каждого БВВК, вторые входы первых и вторых интеграторов всех 2N блоков вычисления весовых коэффициентов соединены между собой и с выходом третьего элемента задержки.

0 2. Решетка по п. 1,отличающаяся тем, что блок управления содержит последовательно включенные смеситель, интегратор, элемент сравнения, элемент памяти, а также элемент задержки, причем тактовый

5 вход интегратора соединен с тактовым входом элемента памяти через элемент задержки, при этом первый и второй входы смесителя являются первым и вторым входами блока управления соответственно,

0 тактовый вход элемента памяти является третьим входом блока управления, выход элемента памяти является выходом блока управления.