Устройство управления тренажером операторов Советский патент 1992 года по МПК G09B9/00 

Изобретение относится к техническим средствам подготовки операторов АСУ и может быть использовано при создании устройств управления тренажерами для обучения операторов.

Известно устройство управления тренажером, содержащее блок памяти, соединенный выходами с входами регистра микрокоманд, регистр адреса микрокоманд, подключенный управляющими выходами к управляющим входам блока памяти, при этом первые информационные выходы регистра адреса микрокоманд соединены через элемент ИЛИ с входом генератора случайных чисел, подключенного выходом к входу сравнения, вторые информационные выходы регистра адерса микрокоманд соединены с входами дешифратора, связанного выходами с соответствующими первыми входами первых и вторых элементов И, вторые входы которых подключены к выходам блока сравнения, причем выходы первых и вторых элементов И связаны с информационными входами блока памяти.

Недостатками устройства являются его сложность и ограниченные возможности по

моделированию алгоритмов, имеющих не бинарные, а многозначные логическое условия.

Известно устройство задания программы обучения, содержащее регистр адреса, входы которого являются соответствующими информационными входами устройства, а выходы первой, второй и третьей групп подключены к соответствующим входам первого элемента ИЛИ, дешифратора и к соответствующим адресным входам блока памяти соответственно, выход первого элемента ИЛИ соединен с входом генератора случайной последовательности импульсов, выходы блока памяти соединены с соответствующими входами регистра микрокоманд, выходы первой и второй групп которого являются соответствующими информационными выходами первой и второй групп устройства, выходы дешифратора подключены к соответствующим входам первой группы блока элементов И, выходы которого соединены с соответствующими информационными входами блока памяти и с соответствующими входами второго элемента ИЛИ, сдвигающий регистр, установочный вход которого соединен с выходом первого элемента задержки, а информационный вход - с выходом четвертого элемента, подключенным к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки, подключенным к установочному входу регистра числа, информационный вход которого соединен с выходом первого элемента И, а выход - с первым входом третьего элемента И, второй вход которого подключен к выходу третьего элемента задержки, выход которого подключен к первым входам четвертого и пятого элементов И, вторые входы которых соединены соответственно с первым и вторым прямыми входами сумматора, первый прямой и первый, второй и третий инверсные выходы которого подключены соответственно к первому, второму, третьему и четвертому входам элемента ИЛИ-НЕ, выход которого соединен с первым входом девятого элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, а выход - к первым входам элементов И второй группы и первым входам пятого и шестого элементов ИЛИ, вторые входы которых являются управляющим входом устройства, подключенным к первому входу четвертого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ, а выход - с входами разрешения записи регистров группы, информационные входы которых подключены к соответствующим выходам третьей группы регистра микрокоманд, входы разрешения считывания - к единичному выходу первого триггера, а выходы - к соответствующим первым входам элементов И первой группы, вторые входы которых соединены с соответствующими выходами сдвигающего регистра, третьи входы - с выходом второго элемента И, а выходы - с соответствующими входами восьмого элемента ИЛИ, выход которого подключен к первому информационному входу сумматора, второй информационный вход которого соединен с выходом третьего элемента И, а установочный вход - с выходом седьмого элемента ИЛИ, первь й вход второго элемента И подключен к выходу генератора тактовых импульсов, второй вход к нулевому выходу второго триггера, выход - к входу третьего элемента задержки, S-вход второго триггера соединен с выходом шестого элемента ИЛИ, а R-вход с единичным выходом первого триггера, подключенным к входу запуска генератора тактовых импульсов и первому входу первого элемента И, второй вход которого соединен с выходом пятого элемента задержки, вход

которого подключен к выходу генератора случайных последовательностей импульсов, вход первого элемента задержки соединен с выходом пятого элемента ИЛИ, вход

четвертого элемента задержки подключен к выходу пятого элемента И, вторые входы элементов И второй группы соединены с соответствующими выходами сдвигающего регистра, а выходы - с соответствующими

0 входами второй группы блока элементов И и третьего элемента ИЛИ, выход которого подключен к R-входу первого триггера, Sвход которого соединен с выходом первого элемента И, а нулевой выход - с входом

5 останова генератора тактовых импульсов.

Данное устройство позволяет моделировать алгоритмы управления с произвольным числом исходов у логических операторов алгоритма. Его недостаток в

0 сложности устройства.

Цель изобретения - расширение дидактических возможностей устройства управления тренажером операторов при выполнении алгоритмов сложной логиче5 ской структуры,

Поставленная цель достигается тем, что устройство управления тренажером операторов, содержащее четыре элемента ИЛИ, регистр микрокоманд, регистр адреса, одни

0 выходы которого соединены с управляющими входами блока памяти, информационные входы которого подключены к выходам элементов И группы, другие выходы регистра адреса подключены к входам первого элемента ИЛИ, выход которого соединен с входом генератора случайных чисел, дополнительно содержит элемент задержки и группы дешифраторов, счетчиков и генераторов импульсов, входы запуска которых

0 подключены к выходам соответствующих элементов И группы, входы останова подключены к выходу второго элемента ИЛИ, а выходы соединены с информационными входами счетчиков группы, установочные

5 входы которых соединены с первым входом третьего элемента ИЛИ и являются первым входом устройства, а выходы подключены к входам соответствующих дешифраторов группы, одни выходы которых соединены с

0 входами второго элемента ИЛИ, а другие выходы подключены к входам четвертого элемента ИЛИ, выход которого соединен с двигающим входом регистра адреса, управляющий вход которого соединен с выходом

5 третьего элемента ИЛИ, второй вход которого является вторым входом устройства, выходы блока памяти соединены с входами регистра микрокоманд, выходы которого являются выходами устройства, выходы первого элемента ИЛИ соединены через

элемент задержки с первыми входами элементов И группы, вторые входы которых соединены с выходами генератора случайных чисел,

На чертеже дана схема предлагаемого устройства.

Устройство содержит регистр 1 адреса микрокоманды, блок 2 памяти микропрограммы, регистр 3 микрокоманды, первый элемент ИЛИ 4, генератор 5 случайных чисел, распределенных в интервале 0-1, элемент 6 задержки, блоки 7 элементов И, группу генераторов 8 тактовой последовательности, группу асинхронных двоичных счетчиков 9 с собственной остановкой на заданном числе, группу дешифраторов 10, второй элемент ИЛИ 11, третий элемент ИЛИ 12, четвертый элемент ИЛИ 13. Устройство имеет вход 14 установки устройства в исходное состояние и внешний вход 15.

Регистр 1 адреса микрокоманды предназначен для хранения управляющей составляющей алгоритма деятельности оператора. Емкость регистра 1 определяется количеством операций в алгоритме управления.

Блок 2 памяти микропрограммы предназначен для хранения параметров алгоритма деятельности, например кодов органов панели индикации, которые изменяют свое состояние в операциях алгоритма, а также кодов органов панели управления рабочего места оператора, на которые он должен воздействовать в соответствующих операциях при выполнении алгоритма управления,

Регистр 3 микрокоманды служит для кратковременного хранения параметров текущей операции алгоритма, он может содержать несколько микроопераций для хранения необходимых параметров, например две - для кодов, указанных в составе микрокоманды блока 2 памяти микропрограммы.

Элемент ИЛИ 4 объединяет информационные выходы регистра 1 адресов логических операторов в операторной схеме алгоритма.

Генератор 5 случайных равномерно распределенных чисел предназначен для вероятностного розыгрыша логических операторов алгоритма с целью определения того, .какой исход приняло логическое условие.

Элемент .6 задержки задерживает сигнал на время, необходимое для прекращения вращения вала электродвигателя генератора 5.

Блок 7 элементов И предназначен для выбора адреса требуемой операции алгоритма.

Генераторы 8 тактовой последовательности предназначены для задания серии тактовых импульсов, по которым происходит сдвиг регистра 1 адреса микрокоманды, для выбора очередного номера ячейки памяти после выполнения перехода по логическому условию.

Асинхронные двоичные счетчики 9 с собственной остановкой на заданном числе предназначены для подсчета количества сдвигов, задаваемых генераторами тактовой последовательности.

Для задания управляющей схемы алгоритмов управления широко используется язык логических схем алгоритмов (ЛСА). Рассмотрим процесс выполнения алгоритма, заданного, например, следующей ЛСА:

AiA2p3- А4А5 АвАэ- Аю.

Выполнение алгоритма управления начинается со срабатывания самого левого члена А1ЛСА и заключается в последовательном переходе до последнего ее члена АюЛСА, Члены ЛСА, обозначенные символом А, называются операционными операторами и они не изменяют порядок следования операторов, т.е. в строгой очередности нарастания номера оператора, а члены ЛСА. обозначенные символом р, указывают на наличие в алгоритме логических

условий. Именно они изменяют последовательность выполнения операторов алгоритма. Допустим для ЛСА, приведенной ранее, оператор рз срабатывает с вероятностью 0,15 по первой стрелке, 0,20 - по второй,

0,35 - по третьей и 0,4 к оператору А4 ЛСА. События, заключающиеся в принятии логическим оператором того или иного условия, являются несовместными, поэтому сумма вероятностей исходов равна 1. Так, в случае

срабатывания оператора рз по указанным номерам стрелок, алгоритм управления необходимо будет выполнять по следующим реализациям;

AI Аа Аб А AS АЭ АЮ; AI А2 АВ АО АЮ: AI А2 АЮ; AI А2 А4 AG Аб А АВ Ад АЮ.

Устройство функционирует следующим

образом.

При включении тренажера с помощью регистра 1 адреса производится выбор первой операции алгоритма за счет появления сигнала на первом входе регистра 1. Данный сигнал производит перезапись содержимого первой микрокоманды из блока 2 памяти микропрограммы в регистр 3 микрокоманды, что приводит к появлению сигналов на выходах регистра 3, которые являются внешними выходами устройства, После выдачи человеком-оператором соответствующих управляющих воздействий, появлением сигнала на входе 15 устройства производится выбор очередной операции алгоритма. Если очередная операция алгоритма задана оператором А Л СА, то сигналы будут появляться на первых выходах регистра 1 адреса микрокоманды и цикл работы устройства повторится в описанном порядке.

В случае, если очередная операция алгоритма является логическим оператором, т.е. обозначена оператором р ЛСА, то сигнал появится на вторых выходах регистра 1 адреса микрокоманды. Вторые выходы регистра 1 адреса подключены к тем номерам ячеек регистра адреса микрокоманды, которые соответствуют порядковому номеру оператора р в ЛСД и через элемент ИЛИ 4 сигнал поступает на запуск генератора 5 случайных чисел.

Сигнал появится на выходе соответствующего элемента блока 7 элементов И, выберет адрес требуемой операции алгоритма, соответствующей реализациям, начинающимся операторами А после логического оператора рз Ае, As, Аю или А4 ЛСА, и запустит соответствующий генератор 8 тактовой последовательности, выход которого поступает на счетный вход соответствующего асинхронного двоичного счетчика 9,

Количество элементов И 7, генераторов 8. асинхронных двоичных счетчиков 9 и дешифраторов 10 равно числу исходов логических условий операторов р ЛСА алгоритма. Поэтому каждый из счетчиков 9 считает до определенного числа, которое соответствует количеству пропускаемых операторов схемы, в соответствии с номером стрелки (соответствующего исхода оператора р ЛСА),

При каждом увеличении значения счетчика на 1 код полученного числа поступает на входы соответствующего дешфиратора 10, Полученный позиционный код числа через четвертый элемент ИЛИ 11 поступает на сдвигающий вход регистра 1 адреса. При достижении заданного числа счетчик останавливается.

Генератор 8 останавливается по сигналу, поступающему с выхода второго элемента ИЛИ 11, на входы которого поступает старший разряд позиционного кода числа, заданного для соответствующего счетчика 9, с соответствующего дешифратора 10.

Считывание информации из регистра 1 адреса происходит по управляющему воздействию, поступающему с внешнего входа 15. Таким образом, предлагаемое изобретение позволяет производить моделирование многозначных логических операторов в алгоритмах деятельности сложной логической структуры, что существенно упрощает устройство и повышает надежность его работы.

Формула изобретения

Устройство управления тренажером операторов, содержащее четыре элемента

0 ИЛИ. регистр микрокоманд, регистр адреса, одни выходы которого соединены с управляющими входами блока памяти, информационные входы которого подключены к выходам элементов И группы, другие выходы регистра адреса подключены к входам первого элемента ИЛИ, выход которого соединен с входом генератора случайных чисел, отличающееся тем, что, с целью расширения дидактических возможностей

0 устройства, в него введены элемент задержки и группы дешифраторов, счетчиков и генераторов импульсов, входы запуска которых подключены к выходам соответствующих элементов И группы, входы остановки

5 подключены к выходу второго элемента ИЛИ, а выходы соединены с информационными входами счетчиков группы, установочные входы которых соединены с первым входом третьего элемента ИЛИ и являются

0 первым входом устройства, а выходы подключены к входам соответствующих дешифраторов группы, одни выходы которых соединены с входами второго элемента ИЛИ, а другие выходы подключены к входам

5 четвертого элемента ИЛИ, выход которого соединен со сдвигающим входом регистра адреса, управляющий вход которого соединен с выходом третьего элемента ИЛИ, второй вход которого является вторым входом

0 устройства, выходы блока памяти соединены с входами регистра микрокоманд, выходы которого являются выходами устройства, выходы первого элемента ИЛИ соединены через элемент задержки с первыми входами

5 элементов И группы, вторые входы которых соединены с выходами генератора случайных чисел.

Регистр (Qnir

--- . Г

6

Изобретение относится к техническим средствам подготовки операторов. Цепь изобретения - расширение дидактических возможностей. Для этого в устройство дополнительно введены группа генераторов тактовой последовательности; группа счетчиков (с собственной остановкой на заданном числе), группа дешифраторов, второй, третий и четвертый злементы ИЛИ, злемент задержки, 1 ил.