Кодер телевизионного сигнала Советский патент 1992 года по МПК H03M3/00 H03M7/30 H04N7/13 

Изобретение относится к технике связи и вычислительной технике, может быть использовано в цифровых телевизионных системах с эффективным кодированием видеоданных, является усовершенствованием кодера телевизионного сигнала по авт.св.№ 1569990.

Кодер телевизионного сигнала содержит аналого-цифровой преобразователь, вход которого является входом кодера, первый сумматор, первые выходы которого через блок инвертирования соединены с соответствующими первыми входами второго сумматора, выходы которого подключены к соответствующим входам сумматора модулей, выходы которого соединены с соответствующими первыми входами кванто- вателя, выходы аналого-цифрового преобразователя подключены ко входам блока памяти, выходы которого соединены с соответствующими вторыми входами второго сумматора и входам блока умножения, выходы которого подключены к соответствующим входам первого сумматора, вторые выходы которого соединены с соответствующими вторыми входами квантователя

первые выходы которого подключены к первым входам дешифратора, выход которого соединен с управляющим входом блока коммутации, выходы которого подключены к соответствующим входам блока кодирования, выход которого является выходом кодера, а также первый-третий преобразователи кодов, второе выходы квантователя соединены с первыми входами первого и входами второго преобразователя кодов, выходы которого подключены к первым и вторым информационным входам блока коммутации, третьи выходы квантователя соединены со вторыми входами дешифратора и первого преобразователя кодов, входы и выходы третьего преобразователя кодов подключены соответственно к первым выходам квантователя и третьим входам первого преобразователя кодов.

Данный кодер реализует четырехкратное сжатие потока видеоданных для группы 2x2 в кадре. В нем тридцати двух (восьмиразрядных четыре) разрядному входному кодовому слову ставится в соответствие восьмиразрядное выходное кодовое слово по следующему алгоритму.

сл С

х|

сл

OJ

сл о о

Ю

В кодере вычисляется ai, 32 и S:

1 t

л

Т 2, X . 32 4 1

7j S I х | - а 1 I ;

| )

S s,

1, если х i а 1 , О, если х i a 1,

где xi - элементы кодируемой группы.

Структуры матрицы S при адаптивном групповом кодировании групп размером 2x2 имеют вид:

Матрица знаков №1 соответствует группам с , № 2-3 - горизонтальным, № 4-5

-вертикальным, N56-13- наклонным контурам, матрицы 14-15 принадлежат наклонным одноэлементным линиям. Вероятности горизонтальных и вертикальных контуров примерно одинаковы и существенно превышают вероятность наклонных контуров и наклонных линий. Эксперименты показали, что исключение наклонных контуров и линий путем обнуления кода 32 для этих групп практически не приводит к ухудшению качества кодированных изображений.

Для улучшения качества изображений широко используются, так называемые FIR

-фильтры. В этих фильтрах ограничивается полоса пространственных частот в диагональном направлении. Это возможно из-за того, что зрение человека является анизотропным - оно менее остро в диагональном направлении.

Исключение с 6 по 14 структуры S по сути также является анизотропной фильтрацией (FIR - фильтрацией) ТВ изображений.

В выходном восьмиразрядном кодовом слове 56 кодовых комбинаций отводится на кодирование групп с , т.е. ai - с 1 по 56 С 57 по 106-ю отводятся на группы с матрицей знаков № 2, с 107 по 156 -ю - с S № 3, с 157 по 206-ю - с S №4 и с 207 по 256 - с матрицей знаков номер 5. т.е. на каждый

контур из четырех возможных типов отводится 50 кодовых комбинаций.

Известно, для того, чтобы предотвратить появление ложных контуров на моно- хромных изображениях, обычно требуется ,50 и более уровней квантования х,. Ввиду значительной межэлементной корреляции статистика ai близка к статистике xi, поэтому оказалось, что для ai также достаточно 50

уровней нелинейного квантования.

Для каждого из четырех передаваемых

контуров число единиц кода S равно 2, т.е.

I . И для каждого контура возможные зна чения за лежат в пределах треугольника допустимых кодовых комбинаций, представленного на фиг.7.

I

i Для каждого ai значение 32 лежит в пределах (О,(n-p)ai) при ai 128 или (0,(255-ai)p, при . В предлагаемом кодере реализовано совместное кодирование ai и за: для каждого койтура значения ai и аз выбирэются из треугольника допустимых значений.

Если для групп с нэ ai отводится 56 кодовых комбинаций, то при а- 0 на две

переменные ai и 32 отводится 50 кодовых комбинаций. Таким образом, для групп с 32 & 0 и вертикальным или горизонтальным контуром число комбинаций уменьшается Это оказывается возможным из-за маскиру

ющих свойств контуров. Эксперименты показали, что сжатие потока видеоданных в 4 раза по изложенному выше алгоритму прак тически не приводит к ухудшению качества изображений. Сжатие с 32 бит на слово до

14 бит достигнуто за счет перехода от кодируемых элементов Х1,х2,хз,х4 к переменным ai, 32и5ис14 бит до 8 бит за счет исключения структурной избыточности ai, 32 и S.

Известно, что для вещательных ТВ изображений интервал корреляции составляет 16 элементов. Следствием такой существенной межэлементной корреляции является корреляция между кодируемыми группами.

В свою очередь, следствием межгрупповой корреляции является наличие избыточности в передаваемом цифровом потоке видеоданных, т.е. низкая информативность кодера. Низкая информативность известного

кодера является его существенным недо

статком. i

i Цель предлагаемого изобретения за ключается в повышении информативности кодера.

Указанная цель достигается тем, что в кодер телевизионного сигнала между выходами блока памяти и объединенными вторыми входами второго сумматора и входами блока умножения введен блок сокращения избыточности, выполненный на делителе частоты, буферном регистре и накапливающем сумматоре, информационные входы которого являются одноименными входами блока сокращения избыточности, выход делителя частоты подключен ко входу обнуления накапливающего сумматора, выходы которого соединены с информационными входами буферного регистра, выходы которого являются выходами блока сокращения избыточности, счетный вход делителя частоты и тактовый вход накапливающего сумматора блока сокращения избыточности объединены с первым тактовым входом блока памяти, тактовыми входами аналого-цифрового преобразователя и квантователя и являются первым тактовым входом кодера, вход разрешения записи буферного регистра блока сокращения избыточности объединен с первым тактовым входом блока кодирования и является вторым тактовым входом кодера, вход разрешения считывания буферного регистра блока сокращения избыточности является третьим тактовым входом кодера, вход обнуления делителя частоты блока сокращения избыточности объ- единен со входом обнуления блока памяти, вторым тактовым входом блока кодирования и является четвертым тактовым входом кодера, управляющие входы блока памяти являются одноименными входами кодера.

Введение указанных блоков позволяет реализовать следующий алгоритм эффективного кодирования. В кодере цифровое телевизионное изображение разбивается на квадратные непересекающиеся группы 4x4 элементов в кадре. Каждая кодируемая группа в блоке сокращения избыточности разбивается на четыре подгруппы 2x2 так, как показано ниже:

: : С :

Для каждой подгруппы вычисляется среднеарифметическое значение и четыре восьмиразрядных кода отдаются в известный кодер для эффективного кодирования. В кодере производится сжатие четырех восьмиразрядных слов по изложенному выше правилу до одного восьмиразрядного слова. В результате восемь разрядов отводится на 16 элементов и достигается сжатие до 0,5 бит/элемент.

Сокращение избыточности в водимом блоке производится самым простым в смыс- 5 ле реализации способом - усреднением эле- ментов в пределах группы 2x2. Такое усреднение не приводит к ошибочному декодированию на равнояркостных участках, но приводит к смазу контуров. Поскольку

0 доля равнояркостных участков велика, то такое усреднение не приводит к большой ошибке кодирования.

Для изображений естественного происхождения наиболее вероятны гориЗонталь5 ные и вертикальные контуры. Это справедливо не только для элементов изображения, но и для среднеарифметических значений квадратных групп пхп элементов. Поскольку кодер - прототип сохраняет эти

0 контуры, то именно это обстоятельство явилось причиной выбора его в качестве прото- типа. Моделирование показало, что уменьшение частоты дискретизации в четыре раза с подачей среднеарифметических

5 значений на известный кодер не приводит к существенной потере качества изображений. При этом усложнение кодера незначительно: его нужно доукомплектовать памятью на кадр и накапливающем сумма0 тором. Добавка такой периферии к известному кодеру позволяет YMeHbLUMTb затраты на кодирование элемента до 0,5 бит/элемент.

Итак, проигрыш - ухудшение качества

5 изображений. Причем основной вклад в ухудшение вносит усреднение значений элементов в пределах групп 2x2. Моделирование показало, что эффективное кодирова- ние среднеарифметических значений

0 практически не приводит к дополнительному в сравнении с усреднением потере качества изображений. Это достигается благодаря согласованию параметров кодирования со статистикой изображений и

5 свойствами зрительного анализатора, а именно сохранение горизонтальных и вертикальных контуров, Выигрыш - уменьшение затрат на кодирование элемента с 2 до 0,5 бит/элемент, т.е. поток видеоданных

0 уменьшается еще в 4 раза. Поэтому проигрыш является незначительным. Малы и аппаратурные затраты как плата за йыигрыш - кадровая память и накапливающий сумматор.

5 Таким образом, основным достоинством предлагаемого кодера является значительное сжатие потока (в 16 раз) при достаточно простой аппаратурной реализации и приемлемом качестве кодированных изображений. Разработка предлагаемого

кодера проводилась исходя из критерия простоты аппаратурной реализации с целью использования этого кодера в составе бортовой аппаратуры.

Кроме объективного ухудшения качества изображений, недостатком кодера является низкая помехоустойчивость. Ошибка канала, поражаемая кодовое слово группы, приводит к неверному декодированию всех 16 элементов группы, В результате одиночная ошибка канала приводит к появлению дефекта на изображении, характерного при его поражении пакетной ошибкой, т.е. происходит размножение ошибок как при ДИШ. В настоящее время проводится работа по повышению помехоустойчивости разработанного кодера.

На фиг.1 приведена схема кодера сигнала изображения; на фиг.2 - схема блока сокращения избыточности; на фиг.З - схема блока памяти; на фиг.4 - схема квантователя; на фиг.5 - таблица перекодирования для преобразователя кодов; на фиг,6 - таблица перекодирования для преобразователя кодов.

Блок 1 представляет собой аналого- цифровой преобразователь (АЦП), выполненный по известной схеме параллельного АЦП с кодирующей логикой на постоянной памяти. Выход АЦП 1 соединен с входом блока 2 памяти. Выход последнего через блок 3 сокращения избыточности соединен с входом блока 4 умножения. В блоке 3 каждой кодируемой группе из 16 элементов изображения ставится в соответствие четыре элемента хч.хг.хз.х/. В блоке 4 каждый элемент умножается на 1/п - блок 4 может быть реализован на п ППЗУ, на каждый из которых поступает один элемент xi.

В ППЗУ. в соответствии с защитой программой умножения производится умножение xi на 1/п. С целью повышения точности деления блок 4 может быть реализован на D-триггерах и нескольких схемах суммирования соответствующих сигналов.

Выход блока 4 соединен с входом блока 5. Сумматор содержит собственно схемы суммирования, выполненные на логических элементах И, ИЛИ, НЕ

В конкретно выполненном устройстве для четырех одновременно кодируемых элементов сумматор 5 включает три схемы суммирования: на первой складываются xi/n и х2/п, на второй хз/n и х4/п и на третьей - сумма с первой и второй схем суммирова- ния. Первый выход сумматора 5 соединен с входом инвертора 6. Второй выход сумматора 5 соединен с вторым входом блока 9. Выход инвертора 6 соединен с первым входом сумматора 7 Выход последнего соединен с входом сумматора модулей. Сумматор

7содержит п схем суммирования. На i-й схеме суммирования (,п) производится сложение xi с (-ai), т.е. вычисляется

ai xi+ai-n, где ai поступает с выхода инвертора 6. Значения di передаются в сумматор

8модулей, который для состоит из четырех схем ППЗУ и трех сумматоров. На 1-ю схему ППЗУ поступает di, в которой зашита

программа перевода di из дополнительного в прямой код, т.е. по существу вычисление модуля Idii. На первой схеме суммирования складываются Idil и Id2l, на второй Idal и , на третьей - суммы с выходов первой и

второй схем суммирования, т.е. вычисляется

32

-1 V 2,i,

I х - а 1 I

Вычисленная сумма без младшего разряда (т.е. деленная на 2) подается на выход Кроме того, на выход сумматора 8 модулей подается матрица знаков, вычисляемая при

определении модулей (xi-ai) Коды ai, 32 и S поступают на квантователь 9 Первые выходы квантователя 9 соединены с первыми входами дешифратора 10 и вторыми входами преобразователя 13 кодов, Дешифратор

10, вторые входы которого объединены с первыми входами преобразователя 15 кодов и подключены к третьим выходам квантователя 9, может быть реализован как преобразователь кодов на ППЗУ На вход

дешифратора 10 поступает семиразрядный код - три разряда а2 и четыре разряда S, а считывается один разряд. Этот выходной разряд равен единице, когда код 32 О и когда на выходе блока 10 присутствует одна

из четырех комбинаций S 0011, 0110, 1001, 1100.

Сигнал с выхода дешифратора 10 является управляющим для коммутатора 11, пер- вые и вторые информационные входы

которого подключены, соответственно, к выходам преобразователя 14 кодов и преобразователя 13 кодов Блок 11 коммутации может быть выполнен на логических элементах И, ИЛИ, НЕ. На его информационные входы поступают восьмиразрядные и если на его управляющий вход подается ноль, то к выходу блока 11, подключенному к входу блока 12 кодирования, подключается код с выхода преобразователя 14. Блок 12

представляет собой параллельно-последовательный регистр, сворачивающий параллельный восьмиразрядный код в последовательный код. Вторые выходы квантователя 9 соединены со входами преобразователя 14 кодов и первыми входами

&

преобразователя 13 кодов, третьи выходы которого подключены к выходам преобразователя 15 кодов. Преобразователь 15 кодов может быть реализован на ППЗУ в соответствии с таблицей перекодирования (фиг.6). В данной таблице выходной код определен только для 4 из 16 кодовых комбинаций входного кода. Эти четыре кодовые комбинации соответствуют 2-ум горизонтальным и 2-ум вертикальным кодируемым контурам. В определении других двенадцати кодовых слов нет необходимости, так как для других структур S, соответствующих наклонным контурам и линиям, код аг обнуляется и к выходу блока 11 будет подключено кодовое слово с выхода преобразователя 14. В данном преобразователе содержатся кодовые комбинации, соответствующие равноярко- стным кодируемым группам. Кодовые комбинации, соответствующие группам с вертикальным или горизонтальным контуром, хранятся в преобразователе 13 кодов, который может быть выполнен на ППЗУ по таблице перекодирования (фиг.5). На вход преобразователя 14 поступает семиразрядный код ai (128 кодовых комбинаций), а считается восьмиразрядный код В. При этом на выходе блока 14 могут быть только 56 кодовых комбинаций из 256 возможных: комбинации, соответствующие числам от 0 до 55 включительно, т.е. от (00000000) до (00110111). Значения ai и В связаны следующей функциональной зависимостью:

В

fai, при ai 19 Э 1 2°-} + 20. при ai 19,

где х - целая часть числа х

Приведенное соотношение однозначно определяет таблицу перекодирования для преобразователя 14.

Алгоритм нелинейного квантования ai представляет собой грубую аппроксимацию логарифмической функции наиболее точно восстанавливаются малые значения ai. При этом для ai 19 уровни квантования а; и В совпадают, а при а 19 каждые три соседних уровня квантования ai представляются одним. Выбор логарифмической функции целесообразен, поскольку согласуется с классическим психофизическим законом Вебера - Фехнера.

На вход преобразователя 13 поступают 4 старших разряда ai, три старших разряда 32 и два разряда с выхода преобразователя 14 - итого девять разрядов Девятиразрядный код преобразуется в восьмиразрядный.

При этом на выходе блока 13 могут быть только 200 комбинаций из 256 возможных: комбинаций, соответствующие числам от 56 до 256 включительно, т.е. от 00111000 до 5 11111111 В таблице на фиг.5 для S 000 (с выхода блока 14) приведены возможные пары значений ai и 32 по входу и пятьдесят ,50 кодовых комбинаций по выходу, которые соответствуют числам F(l) от 56 до 105.

0 Для 5 01 и 1-й пары (ai, 32) на выходе преобразователя 13 формируется комбинация, соответствующая числу F (l)F(i)+50, для S )+100идля - F(i)F(i)t 150. Приведенное прави/fo од.-.

5 значно определяет таблицу перекоди рования десятиразрядного кода в восьмиразрядный для преобразователя 13. Блок 3 сокращения избыточности вы полней на делителе 16 частоты, буферном

0 регистре 17 и накапливающем сумматоре 18, информационные входы которого являются одноименными входами блока 3 сокращения избыточности, выход делителя частоты 16 подключен к входу обнуления

5 накапливающего сумматора 18, выходы которого соединены с информационными входами буферного регистра 17, выходы которого являются выходами блока 3 сокращения избыточности. Счетный вход делите0 ля 16 частоты и тактовый вход накапливающего сумматора 18 блока сокращения избыточности объединены с первым тактовым входом блока 2 памяти, тактовыми входами аналого-цифрового преобразова5 теля 1 и квантователя 9 и является первым тактовым входом кодера.

Вход разрешения записи буферного регистра 17 блока 3 сокращения избыточности обьединен с первым тактовым входом блока

0 12 кодирования и является вторым тактовым входом кодера, вход разрешения считывания буферного регистра 17 блока 3 сокращения избыточности, является третьим тактовым входом кодера, вход обнуления

5 делителя 16 частоты блока 3 сокращения избыточности обьединен со входом обнуления блока 2 памяти, вторым тактовым входом блока 12 кодирования и является четвертым тактовым входом кодера, управ0 ляющие входы блока 2 памяти являются одноименными входами кодера.

Де/титель 16 частоты представляет собой последовательно соединеннее суммирующий двухразрядный счетчик и

5 логический элемент ИЛИ-НЕ. Суммирующий счетчик считает каждые четыре такта частоты fT, поступающей на первый тактовый вход блока 3 сокращения избыточности. Накапливающий сумматор 18 представляет собой собственно сумматор, соединенный с последовательно-параллельным регистром. Сумматор состоит из схем суммирования, на которых производится сложение десятиразрядных кодов, В последовательно-параллельный регистр на частоте fT/4 записываются четыре элемента xi, хз. хз, Х4. а затем, каждый такт частоты fт/16 считывается квартет кодируемых элементов.

Блок 2 памяти содержит первый 19 и второй 20 счетчики импульсов, преобразователь 21 кодов, коммутатор 22, оперативно-запоминающее устройство 23 и буферный регистр 24, информационные входы которого являются одноименными входами блока 2, выходы буферного регистра 24 соединены с информационными входами оперативно-запоминающего устройства 23, управляющие входы которого являются одноименными входами блока 2, тактовый вход буферного регистра 24 объединен со счетными входами счетчиков 19 и 20 импульсов, управляющим входом коммутатора 22 и является тактовым входом блока 2, входы обнуления счетчиков 19 и 20 импульсов объединены и являются входом обнуления блока 2. выходы первого 19 и второго 20 счетчиков импульсов соответственно непосредственно и через преобразователь 24 кодов соединены с первыми и вторыми информационными входами коммутатора 22, выходы которого подключены к адресным входам оперативно-запоминающего устройства 23, выходы которого являются выходами блока 2.

ОЗУ 23 выполнено, например, на микросхеме 565РУ5. Для изображения 512x512 элементов счетчики 19 и 20 импульсов - восемнадцатиразрядные, т.е. формируют 18 - разрядный адрес. Преобразователь 21, например, на РТ5, также является восемнадцатиразрядным. Коммутатор 22 может быть выполнен на логических элементах И, ИЛИ, НЕ.

Квантователь 9 содержит преобразова- тель-25 кодов, который может быть выполнен на ППЗУ, и блоки 26 и 27 задержки, которые могут быть выполнены, например, на D-триггерах или логических элементах. В преобразователе 25 производится грубое равномерное квантование восьмиразрядного кода 32 в трехразрядный аа по правилу 32, которое однозначно определяет таблицу перекодирования преобразователя 25.

Управление блоками, входящими в кодер сигнала изображения, осуществляет синхрогенератор,

Синхрогенератор (СГ) формирует следующие частоты: тактовую fT, канальную Ткан,

сигналы для управления ОЗУ, а также часто тытт/4итт/16.

К входу частоты fT подключены входы синхронизации блоков 1,16,18,26 и 27 в случае реализации блоков 26 и 27 задержки на D-триггерах, вход счета счетчиков 19 и 20, управляющий вход блоков 22 коммутации, К входу частоты fT/4 подключены входы синхронизации последовательного регистра 17.

0 Частота ft/16 подается на параллельный регистр 17, частотой т сбрасываются в ноль счетчики 16, 19 и 20. Частотой Ткан считается кодовое слово группы с блока 12 в цифровой канал связи.

5 Кодер сигнала изображения работает следующим образом.

В АЦП1 аналоговый сигнал монохромного изображения подвергается дискретизации с частотой fT 12 МГц, квантованию

0 на 256 уровней и кодированию позиционным восьмиразрядным кодов. Восьмиразрядные элементы xij цифрового ТВ изображения с выхода АЦП 1 поступают в блок 2 памяти. В блоке 2 производится за5 держка ТВ сигнала на кадр. Счетчики 19 и 20 записи и считывания считают такты час- тоты fr. Адреса записи-считывания поступают на коммутатор 22, которые в течение первого полутакта частоты fT подает на ад0 ресные входы ОЗУ 23 адреса считывания, а в течение другого полутакта - адреса записи. Адреса считывания поступают с преобразователя 21 кодов, который для группы

XII, Х12. Х13, Х14, Х21, Х22, Х23- Х24, Х31, Х32. ХЗЗ,

5 хз4, Х41, Х42. Х43, Х44 выдает адреса следующей последовательности элементов: хи.

Х12, Х21, Х22. Х13, Х14, Х23. Х24, Х31. Х32. Х41, Х42.

хзз, хз4, Х43, Х44, т.е последовательности адресов записи 1-15,16 для изображения

0 512x512 элементов ставится в соответствующие следующая последовательность адресов считывания 1,2,513,514,3,4,515,516, 1025, 1026,1537, 1538,1027,1028,1539,1540. Приведенное на примере группы элементов

5 xij, ,4, ,4 правило формирования адресов считывания по адресам записи распространяется на следующие циклы (по 16 элементов) адресов записи, т.е. однозначно определяют таблицу перекодирования для

0 преобразователя 21 кодов Получено аналитическое выражение (3), где 3 - адрес записи, С - адрес считывания, которое запрограммировано и получены распечатки преобразования 2 18 адресов записи в 2 18

5 адресов считывания. Программа и распечатки используются для программирования на ППЗУ. Поскольку правило перепаковки адресов не входит в объем притязания авторов, то программа и распечатки не прилагаются. Перепаковка адресов производится в любом кодере группового кодирования, который осуществляет кодирование группами элементов в кадре (в отличие от кодирования в строке и в поле). Элементы xlj для каждой кодируемой группы в изложенном порядке поступают в блок 3 сокращения избыточности. В нем с помощью накапливающего сумматора 18, включающего сумматор, регистр, счетчик и элемент ИЛИ-НЕ, вычисляются следующие суммы:

Х1 Х11+Х12+Х21+Х22: Х2 ГХ13+Х14+Х23+Х24: ХЗ Х31+Х32+Х41+Х42; Х4 ХЗЗ+Х34+Х43+Х44.

Счетчик считает четыре такта частоты fj. При коде 00 на его выходе, сигнал на выходе элемента ИЛИ-НЕ равен единице. Эта единица сбрасывает в ноль регистр, на котором в течение предыдущего такта fr хранилась сумма четырех элементов. Эта сумма без двух младших разрядов (т.е. , , , ) по такту частоты тт/4, совмещенной на выходе с сигналом на выходе элемента ИЛИ-НЕ, записывается в последовательный регистр 17. После сброса регистра в ноль он начинает копить сумму следующих четырех элементов. Когда в последовательный регистр регистра 17 запишутся все четыре элемента XL Х2, хз, Х4, они по такту частоты fT/16 записываются в параллельный регистр регистра 17 и с него поступают в блок 4 умножения и на вторые входы блока 7, В блоке 4 каждый элемент xi умножается на 1/4 и результат каждого умножения подается в сумматор 5. где произ4

водится вычисление ai Ј (1/4- Xj).

i 1

Семиразрядный код (без младшего разряда) подается в инвертор б и квантователь 9, После инвертирования код at поступает в сумматор, где осуществляется вычисление четырех разностей (x,-ai), которые передаются в сумматор модулей. В данном блоке

4

производится вычисление Г Ixrail

i 1

и формирование матрицы знаков S из знаков разностей (xi-ai). В квантователь 9 поступает семиразрядный код 32. Коэффициент 32 в квантователе 8 подвергается равномерному грубому квантованию по правилу Э2 а2/32, а переменные at и S задерживаются на время квантования а2. Разрядности на выходе ai, 32 и S на выходе блока 9 равны 7, 3, 4

соответственно. Коды 32 и S поступают в дешифратор 10. Сигнал на выходе дешифратора 10 равен единице, когда аг & 0 и S равна одна из четырех комбинаций 0011,

0110,1001.1100.

Сигнал с выхода блока 10 является управляющим для блока 11. на один вход которого подается восьмиразрядный код с выхода преобразователя 14, а на другой восьмиразрядный код с выхода преобразователя 13. В преобразователе 14 осуществляется грубое нелинейное квантование ai для групп по закону:

в-J

ai при ai 19

- Э 1 з 2° + 20 приа1 19.

На ai при отводится 56 кодовых комбинаций. В восьмиразрядном итоговом кодовом слове им соответствуют комбинации с (00000000) по (00110111). Комбинация из этого множества комбинаций подключается к выходу блока 11, если управляющий сигнал равен нулю. В преобразователе 13 хранятся кодовые комбинации с (00111000) по (11111111). соответствующие кодируемым группам с 32 5й 0 и вертикальным или

горизонтальным контуром. На каждый из четырех возможных контуров (номера их задаются с помощью преобразователя 15) отводится 50 кодовых комбинаций, которые формируются в соответствии с таблицей

(фиг 5). Полученное итоговое слово кодовой группы с выхода блока 11 в параллельном коде подается на вход блока 12 кодирования, где сворачивается в последовательный код и поступает в цифровой канал связи. В

кодере 16 элементам изображения ставится в соответствие восьмиразрядное кодовое слово, т.е. сжатие достигается до 0,5 бит/элемент.

Достоинством кодера является относительно простая аппаратурная реализация при значительном коэффициенте сжатия потока видеоданных. Кодер сохраняет горизонтальные и вертикальные перепады между xi, Х2, хз. Х4. Поскольку вероятность

таких контуров в изображениях естественного происхождения высока, то кодер не приводит к существенной деградации изображений.

Использование предлагаемого устройства целесообразно как по техническим, так и по экономическим соображениям.

Формула изобретения 1 Кодер телевизионного сигнала по авт.св.М: 1569990, отличающийся тем. что, с целью повышения информативности кодера, между выходами блока памяти и объединенными рторыми входами второго сумматора и входами блока умножения введен блок сокращения избыточности, выполненный на делителе частоты, буферном регистре и накапливающем сумматоре, информационные входы которого являются одноименными входами блока сокращения избыточности, выход делителя частоты подключен к входу обнуления накапливающего сумматора, выходы которого соединены с информационными входами буферного регистра, выходы которого являются выходами блока сокращения избыточности, счетный вход делителя частоты и тактовый вход накапливающего сумматора блока сокращения избыточности объединены с первым тактовым входом блока памяти, тактовыми входами аналого-цифрового преобразователя и квантователя и являются первым тактовым входом кодера, вход разрешения записи буферного регистра блока сокращения избыточности объединен с первым тактовым входом блока кодирования и является вторым тактовым входом кодера, вход разрешения считывания буферного регистра блока сокращения избыточности является третьим тактовым входом кодера,

вход обнуления делителя частоты блока сокращения избыточности объединен с входом обнуления блока памяти и вторым тактовым входом блока кодирования и явля- ется четвертым тактовым чходом кодера, управляющие входы блока памяти являются одноименными входами кодера.

2. Кодер по п. 1,отличающийся тем, что блок памяти содержит первый и 0 второй счетчики импульсов, преобразователь кодов, коммутатор, оперативно-запоминающее устройство и буферный регистр, информационные входы которого являются одноименными входами блока, выходы бу- 5 ферного регистра соединены с информационными входами оперативно-запоминающего устройства, управляющие входы которого являются одноименными входами блока, тактовый вход буферного регистра объединен со 0 счетными входами счетчиков импульсов, управляющим входом коммутатора и является тактовым входом блока, входы обнуления счетчиков импульсов объединены и являются входом обнуления блока, выходы первого 5 и второго счетчиков импульсов соответственно непосредственно и через преобразователь кодов соединены с первыми и вторыми информационными входами коммутатора, выходы которого подключены к 0 адресным входам оперативно-запоминающего устройства, выходы которого являются выходами блока,

Изобретение относится к технике связи и вычислительной технике и является усовершенствованием устройства по авт.св.№ 1569990. Его использование в цифровых телевизионных системах с эффективным кодированием видеоданных позволяет повысить информативность кодера. Это достигается введением блока сокращения избыточности, выполнение которого обеспечивает реализацию алгоритма усреднения элементов изображения в пределах группы 2x2. 1 з.п.ф-лы, 6 ил.

/г

f

10

7

18

17

0

Л/V

Фиг. 2

фиг.З

О

Если нодобая комйинация w бшоде 5/fo/fff /J o/rtfodt/me нанесходно кодируемых /rap (fff, а), та &холонмм & t/ 5i л/7Ј/#едемА/ жжения it сгг} которые ftpt/cSart/fow/nc1 (Ј/pt/eM0t/ гру/гяе с з/лаг/ /с0м5унациеи

Фиг.$

255

О

Ш

7

Фиг. 6

f 55-fft)p

255 fft