Устройство для моделирования вычислительной системы Советский патент 1993 года по МПК G06F15/20 

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке и моделировании . вычислительных систем.

Известно устройство для моделирова- ния вычислительной системы, содержащее датчик случайных чисел, генератор случайного потока импульсов, два коммутатора, г ене рэто р Им пул Шэ в, счетчик импульсов, блок сравнения, два регистра памяти, пер- вый элемент ИЛИ, выход датчика случайных5 чисел соединены соответственно с информационными входами первого коммутатора, управляющий вход которого Подключен к выходу генератора случайного потока им- пульсов, а выходы первого коммутатора подключены соответственно к информационным входам перёбго рё гйстр а памяти , разрядные выходы второго регистра памяти подключены соответственно к информаци- Онным входам первой группы блока сравне- нйя. .;; , . - -. ;

Данное устройство позволяет моделировать алгоритм обработки поступающих сообщений (заданий на обработку), однако оно имеет низкие функциональные возмож- Носп К тж. не учитывает, например, приоритета- поступающего сообщения, частоты и очередности их поступления.

Наиболее близким rip технической сущ- ности и достигаемому эффекту является устройство для моделирования вычислительной системы, содержащее датчик случайных чисел, генератор случайного потока импульсов (ГСПИ), три коммутатора, генератор импуль- сов (ГИ), счетчик импульсов, блок сравнения,-четыре регистра памяти (РП), два элемента ИЛИ, дешифратор, триггер, эле- мент запрета, выходы датчика случайных чисел соединены соответственно с иифор- мационнымй входами первого коммутатора управлягощйй;вход которого подключен к выходу ГСПИ, а выходы первого коммута- тора, подключены соответственно к инфор- мационньгм входам первого РП, разрядные выходы второго РП подключены соответственно к информационным входам первой группы блока сравнения, управляющий вы- ход первого РП соединён со счетным входом счетчика импульсов, установочный вход которого подключён к выходу первого элемента ИЛИ, а ра зр ядные выходы счетчика импулксов ЬЬеДйн ены сб ЬтаётстееннЬ с информационными входами второй группы блока сравнения, вход разрешения сравне- ния которого подключен к выходу генератора импульсов и первому входу первого элемента ИЛИ, второй вход которого является установочным входом устройства, выходы Больше и Меньше блока

сравнения соединены соответственно с единичным и нулевым входом триггера, инверсный выход триггера подключен к информационному входу элемента запрета, выход которого соединен с управляющим входом второго коммутатора, а прямой выход триггера подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом дешифратора, а выход второго элемента ИЛИ подключен к управляющему входу элемента запрета и управляющему входу третьего коммутатора, информационные входы которого и информационные входы второго коммутатора объединены и подключены соответственно к первой группе разрядных выходов первого регистра памяти, вторая группа разрядных выходов которого подключена соответственно к входам дешифратора, а выходы второго и третьего коммутаторов подключены к информационным входам соответственно третьего и четвертого регистров памяти, выходы которого являются соответственно первым и вторым информационными выходами устройства.

Недостатком данного устройства является то, что не учитывается очередность по- ступагощих сообщений на .обработку. Существует ряд вычислительных систем, настроенных на строгую последовательность поступающих на решение задач. Например, если для решения задачи необходимо обращение к подпрограмме из библиотеки научных подпрограмм,, то, не выполнив предварительно операцию компановки программы, нельзя приступать сразу к запуску задачи на решение. Для моделирования рассматриваемых процессов запрос или отдельная задача представляются в виде кодовых комбинаций, последовательность поступления которых может быть представлена в виде информационного потока (последовательности импульсов),

Цель изобретения-расширение функциональных возможностей устройства за счет моделирования требуемой очередности обработки поступающих сообщений.

Указанная цель достигается тем, что в устройство для моделирования вычислительной системы, содержащее счетчик заданий на обработку, счетчик приоритетных заданий на обработку, генератор импуль- сое, генератор случайного потока импуль- сов, датчик случайных чисел, первый триггер, два элемента ИЛИ, четы ре регистра памяти, три коммутатора, дешифратор, первый элемент запрета, счетчик импульсов, блок сравнения, счетчик сложных заданий на обработку, счетчик простых заданий на обработку, выходы датчика случайных чисел

соединены соответственно с информационными входами первого коммутатора, управляющий вход которого подключен к выходу генератора случайного потока импульсов, а выходы первого коммутатора подключены, соответственно к информационным входам первого регистра памяти, выход которого соединен со счетными входами счетчика заданий на обработку и счетчика импульсов, установочный вход которого подключен к выходу первого элемента ИЛИ, разрядные выходы счетчика импульсов соединены соответственно с информационными входами первой группы 6noka сравнения, информационные входы второй группы которого подключены к разрядным выходам второго регистра памяти, а вход разрешения сравнения - к выходу генератора импульсов и первому входу первого элемента ИЛИ, второй вход которого является установочным

входом устройства и подключен также к установочным входам счетчика заданий на обработку, счетчика приоритетных заданий на обработку, счетчика сложных заданий на обработку, счетчика простых заданий на обработку, выходы Больше и Меньше блока сравнения соединены соответственно с единичным и нулевым входам-и первого триггера, выход первого элемента запрета соединен с управляющим входом второго коммутатора, прямой выход первого триггера подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом дешифратора и счетным входом счетчика приоритетных заданий на обработку, информационные входы третьего и второго коммутаторов объединены и подключены соответственно к первой группе разрядных выходов первого регистра памяти, вторая группа разрядных выходов которого соединена соответственно с входами дешифратора, выходы второго и третьего

коммутаторов подключены к.информационным входам соответственно третьего и четвертого регистров памяти, выходы которых подключены к счетным входам соответственно счетчика простых заданий на обработку и счетчика сложных заданий на обработку, введены четвертый коммутатор, счетчик снятых с обработки заданий,пятый регистр памяти, третий и четвертый элементы ИЛИ, первый, второй элементы И, второй триггер, второй элемент запрета, группа регистров памяти и группа блоков сравнения, причем тактирующий вход первого регистра памяти соединен с выходом генератора случайного потока импульсов, а третья группа разрядных выходов - с информационными входами четвертого коммутатора и с информационными входами первой группы блоков сравнения группы, разрядные выходы регистров памяти группы подключены соот- ветственно к информационным входам второй группы блоков сравнения группы, входы 5 разрешения сравнения которых соединены с выходом первого регистра памяти, первый и второй выходы блоков сравнения группы подключены соответственно к входам первого элемента И и третьего элемента ИЛИ,

0 выходы которых соединены соответственно с нулевым и единичным входами второго триггера, прямой выход которого подключен через управляющий вход, выход второго элемента запрета к информационному вхо5 ду первого элемента запрета, выход которого соединен с тактирующим входом третьего регистра памяти, а через четвертый элемент ИЛИ - с управляющим входом четвертого коммутатора и тактирующим.

0 входом пятого регистра памяти, информа- ционные входы которого подключены к выходам четвертого коммутатора, выходы пятого регистра памяти подключены к информационным входам третьей группы бло5 ков сравнения группы, выход третьего элемента ИЛИ также соединен со счётным входом счетчика снятых с обработки заданий, установочный вход которого подключен к установочному входу устройства,

0 информационный вход второго элемента запрета соединен с инверсным выходом первого триггера, инверсный выход второго триггера подключен к первому входу второго элемента И, выход второго элемента ИЛИ

5 подключен к второму входу второго элемента И, выход которого соединен с управляющим входом первого элемента запрета, .с вторым входом четвертого элемента ИЛИ, с управляющим входом третьего коммутатора

0 и тактирующим входом четвертого регистра памяти,

Такая совокупность признаков предлагаемого устройства по сравнению с прототипом показывает, что оно отличается

5 наличием новых элементов: коммутатора, регистра памяти, двух элементов ИЛИ, двух элементов И, триггера, элемента запрета, группы регистров памяти и группы блоков сравнения и их связями с остальными эле0 ментами схемы.:

Таким образом, заявляемое устройство соответствует критерию Новизна.

Сравнение заявляемого решения с другими техническими решениями показывает,

5 что вновь введенные элементы широко известны.

Однако при их введении в указанной

. связи с остальными элементами схемы в

заявляемое устройство для моделирования

вычислительной системы указанные блоки

проявляют новые свойства, что приводит к расширению функциональных возможностей устройства. Это позволяет сделать вывод о соответствии технического решения критерию Существенные отличия,

На чертеже представлена структурная схема устройства для моделирования вы1 числительной системы

Устройство содержит счетчик 1 заданий на обработку, счетчик 2 приоритетных заданий на обработку, генератор 3 импульсов, генератор 4 случайного потока импульсов, датчик 5 случайных чисел, первый коммутатор 6, первый триггер 7, второй 8 и первый 9 элементы ИЛИ, первый регистр 10 памяти, четвертый регистр 1Т памяти, третий регистр 12 памяти, третий 13 и второй 14 коммутаторы, дешифраторы 15, второй регистр 16 памяти, первый элемент 17 запрета, счетчик 18 импульсов, блок 19 сравнения, счетчик 20 сложных заданий на обработку, счетчик 21 простых заданий на обработку, четвертый коммутатор 22, пятый регистр 23. памяти, четвертый 24 и третий 25 элементы ИЛИ, первый 26 и второй 27 элементы И, второй триггер 28, второй элемент29 запрета, группу регистров 30 памяти, группу блоков 31 сравнения, счетчик 32 снятых с обработки заданий.

Регистры 10-12, 23 выполнены на тактирующих триггерах, причем управляющий выход образован за счет объединения всех информационных выходов каждого из регистров, например, в дополнительном элементе ИЛИ.

Информация в регистры 16 и 30 заносится перед началом работы и в ходе Цикла работы не изменяется. Начальная установка регистра 23 также производится перед запуском устройства. .-.. . .

Выходы датчика 5 соединены через коммутатор 6 с информационными входами регистра 10, тактирующий вход которого подключен к управляющему входу коммутатора 6 и выходу генератора 4, а управляющий вход - к счетному входу счетчика 18 и 1, входам разрешения сравнения блоков 31. Установочный вход устройства соединен с входами установки счетчиков 1, 2, 20, 21 и 32, а через элемент ИЛ И 9-- к установочному входу счетчика 18, выходы которого через блок 19, триггер 7, элементы ИЛИ 8, И 27, ИЛИ 24 соединены с управляющим входом коммутатора 22 и тактирующим входом регистра 23, выходы которого подключены к информационным входам третьей группы блоков 31, оставшиеся входы первой группы которых соединены с третьей группой выходов регистра 120 и информационными входами коммутатора 22. Выход генератора 3

соединен с соответствующим входом элемента ИЛИ 9 и входом разрешения сравнения блока 19, вторая группа входов которого

подключена к выходам регистра 16, а выход меньше - к нулевому входу триггера 7, инверсный выход которого через элементы 29,17 соединен с управляющим входом коммутатора 14, тактирующим входом регистра 12, соответствующим входом элемента ИЛИ 0 24, Вторая группа выходов регистра 10 через дешифратор 15 соединена с счетным входом счетчика 2, а через элемент ИЛИ 8 - с вторым.входом элемента И 27, выход кото- : рого подключён к управляющему входу эле- 5 мента- 17 запрета, управляющему входу коммутатора 13, тактирующему входу регистра 11, управляющий выход которого сое- динен с счетным входом счетчика 20. Первая группа выходов регистра 10 через коммута- 0 тор 13 подключена к информационным входам регистра 11, а через коммутатор 14 - к информационным входам регистра. 12, выход которого, подключен к счетному входу счетчика 21. Вторые группы входов блоков 5 31 соединены с выходами соответствующих регистров 30, а первые выходы через элемент И 26, вход О, инверсный выход триггера 28 - с первым входом элемента И 27. Вторые выходы блоков 31 через элемент 0 ИЛИ 25 подключены к входу 1 триггера 28, . к счетному входу счетчика 32. Прямой выход триггера 28 подключен к управляющему входу элемента 29 запрета.

В устройстве моделируется работа вы- 5 числительной системы, когда имеется воз- . можность вести обработку поступающей информации по алгоритмам различной сложности и с учетом приоритета входной информации. Перед каждым запуском уст- 0 ройства в него вводится информация о тре- .буемой последовательности решения поступающих задач. Если задание на обработку приходит не в своей очередности, то оно снимается, а система ждет требуемое 5 очередное задание на обработку.

. Устройство моделирует поступление за- яв ки в;систему, этап определения приоритета, заявки, этап Обслуживания заявки по алгоритмам различной сложности в зависи- 0 мо сти от частоты поступления заявок, этап аЙЗЖлза очередности поступившей заявки (задачи) на обслуживание.

Устройство для моделирования вычислительной системы, работает следующим 5 образом,

.Перед началом работы устройства в регистр 16 Записывается код пороговой частоты поступления заданий на обработку; в

. группу регистров 30 памяти записываются коды запрещенных комбинаций. Затемчерез установочный вход устройства на установочные входы счетчиков 1, 2, 18, 20 и 21 импульсов поступает управляющий сигнал, обнуляющий эти счетчики, в регистр 23 записывается код начальной комбинации.

Датчик 5 случайных чисел генерирует п-разрядные случайные коды, которые поступают на информационный вход коммута1 тора 6, Генератор 4 случайного потока импульсов в случайные моменты времени генерирует управляющие импульсы, поступающие на управляющий вход коммутатора б и разрешающие прохождение случайных кодов через коммутатор 6, Таким образом, на выходе коммутатора 6 в случайные моменты времени появляются случайные коды, чем моделируется информационный поток, поступающий в вычислительную систему.

С выхода генератора 4 сигнал также поступает на тактирующий вход регистра 10, обеспечивая запись в него информации с коммутатора 6. Генератор 3 формирует мерный интервал, на котором определяется количество поступивших Б вычислительную систему заданий.

В момент поступления кода во входной регистр 10 на выходе регистра 10 появляется управляющий сигнал , поступающий на счетные входы счетчиков 1 и 18. На выходе регистра 10 сигнал появляется в сегда, когда в нем записано число больше единицы.

С первого информационного выхода регистра 10 случайный код поступает на информационные входы коммутаторов 13 и 14. Со второго информационного выхода регистра 10 m-разрядный код (т. п) индекса приоритета поступает на вход дешифратора 15. Если поступившее сообщение имеет наивысший приоритет, то на выходе дешифратора 15 появляется управляющий сигнал, поступающий на счетный вход счетчика 2 импульсов и через элемент ИЛИ 8 на второй вход элемента И 27.

.. Счетчик 18 импульсов подсчитывает количество сообщений (заданий на обработку) на интервале времени, равном периоду следования импульсов генератора 3. С выхода счетчика 1.8 импульсов подсчитанный код поступает на первый вход блока 19 сравнения, на второй вход которого поступает код пороговой частоты с выхода регистра 16. Если подсчитанный код меньше кода пороговой частоты, то управляющий сигнал с первого выхода блока 19 сравнения устанавливает триггер 7 в состояние, при котором сигнал с прямого выхода триггера 7 поступа.ет на элемент ИЛИ 8 и далее на второй вход элемента И 27

С третьего информационного выхода регистра 10 S-разрядный код признака номера сообщения поступает на информационный вход коммутатора 22 и на первые 5 половины первых групп информационных, входов блоков 31, на вторые половины входов которых поступает S-разрядный код с выхода регистра 23. Таким образом, на первой группе информационных входов кэждо0 го из блоков 31 группы формируется 25-разрядная кодовая комбинация. На вторую группу информационных входов блоков 31 поступают 25-разрядные запрещенные комбинации с соответствующих регистров 30.

5 Запрещенные комбинации характеризуют порядок поступления заданий на обра- ботку, т.е. если определено, что должны обрабатываться 1,2, 3,... задания, то запрещенными являются переходы 1-3, 1-4, 2-4,

0 2-5 и т.д. Если запрещенные комбинации не совпадут ни в одном из блоков 31, то управляющие сигналы с первых выходов блоков 31 поступают на элемент И 26, с выхода которого импульс устанавливает триггер 28

5 в состояние, при котором управляющий сигнал проходит через элементы ИЛИ 8, И 27 в случаях, когда имеется напряжение либо на прямом выходе триггера 7, либо на выходе дешифратора 15. После этого элемент 17

0 запирается, а коммутатор 13 открывается, чем обеспечивается обработка по сложному алгоритму. Одновременно через элемент ИЛИ 24 разрешается S-раЗрядному коду признака номера поступившего сообщения

5 запись в регистр 23.

Если в каком-либо из блоков 31 произойдет совпадение запрещенных комбинаций, то сигнал, с второго выхода Да этого .блока 31 через элемент ИЛИ 25 установит

0 триггер 28 в состояние, запрещающее прохождение сигнала через элемент 29, а также поступит на счетный вход счетчика 32, где подсчитывается число поступлений заданий произвольной очередности. В этом случае

5 обработки сообщения не будет, коммутаторы 13 и 14 закрыты, на выходе элемент; ИЛИ 24 сигналов не появится, и коммутатор 22 не разрешит запись в регистр 23 признак номера сообщения, которому отказано в об0 работке. Таким образом, признак помёрз вновь поступившего сообщения будет снова сравниваться с признаком номера сообщения, которое обрабатывалось последним. Если совпадение запрещенных ком5 бинаций в группе блоков 31 не произойдет, а подсчитанный код больше кода пороговой частоты (при сравнении в блоке 19 сравнения), то управляющий сигнал со второго вы- хода блока 19 сравнен-ия устанавливает триггер 7 в состояние, разрешающее прохождение кодов через коммутатор. 14 (на простой алгоритм обработки). ,

При большей частоте поступления заданий на обработку триггер 7 поддерживает открытым коммутатор 14, Для того, чтобы каждое задание высокого приоритета толъ ко проходило через коммутатор 13, устройство содержит элемент 17 запрета.

Таким образом, происходит коммутация кодов на различные алгоритмы обработки V зависимости от частоты поступления код ЬЪ и от индекса приоритета, а также соблюдается требуемая или разрешенная очередность поступления сообщений на обработку. . . . - ,

В моменты поступления кодов на входы регистров 11 и 12 на ихвыходах появляются управляющие сигналы; количество которых подсчитываются:счетчиками 20 и 21 соответственно. ;; ;; , .-.-.

Таким образом, в счетчиках записывается-: общее количество .сообщений (зада- ний на обработку), поступивших в систему (содержимое счетчика 1), количество сообщений (заданий на обработку), имеющих наивысший приоритет (содержимое счетчика 2), количество сообщений (заданий на обработку), поступивших на обработку по.сложному алгоритму (содержимое счетчика 20), количество .сообщений (заданий на обработку), поступивших на обработку по простому алгоритму (содержимое счетчика 21), количество сообщений, снятых с обработки из-за нарушения, очередности поступления (со- де ржимое счетчика 32). . :

Ф о р мула изобретения .. Устройство для моделирования вычислительной системы, содержащее счетчик заданий на обработку, -счетчик приоритетных заданий на обработку, генератор импульсов,, генератор случайного потока импульсов, датчик случайных чисел, первый триггер, два элемента ИЛИ, четыре регистра памяти, три коммутатора, дешифратор, пёрвы Й элемент зап реУа,;счеТчик импульсов, блок сравнения,.счётчик сложных зада- ний на обработку; счетчик простых заданий на обработку, причем выходы датчика слу- чайных чисе л соединены соответственно с и нф орм; а цйб н H b i мМ вхбда м и пер во г о комму- таторз, управляющий ёход которого подключен К выходу генератора случайного поТок1 иШу:л ЬсШ в й х15ды первого кОмму- татора подключены соответственно к ин- фбрмацибнны.м входам первого регистра памя тй/ йыхЩ Kotoporo соединен со счет- . .ными входами счетчика заданий на обработку и счётчика импульсов, установочный вход которого подключен к выходу первого э лемента ИЛИ, разрядные выходы счетчика импульсов соединены соответственно с информационными входами первой группы блока сравнения, разрядные выходы второ- го регистра памяти подключены соответственно к информационным входам второй группы блока сравнения, вход разрешения сравнения которого соединен с выходом генератора импульсов и первым входом пер- вОго элемента ИЛИ, второй вход которого является установочным входом устройства, . выходы Больше и Меньше блока сравнения соединены соответственно с единичным и нулевым входами первого триггера. выход первого элемента запрета соединен с управляющим входом второго коммутато- ра, прямой выход первого триггера подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом дешифратора и счетным входом счетчика приоритетных заданий на обработку, пер- ваятруппа разрядных выходов первого регистра памяти подключена соответственно к информационным входам второго и треть- его коммутаторов, вторая группа разрядных выходов первого регистра памяти соединена соответственно с входами дешифратора, выходы второго и третьего коммутаторов подключены к информационным входам со- ответственно третьего и четвертого рези- . сторов памяти, выходы которых соединены со счетными входами соответственно.счетчика простых заданий на обработку и счетчика сложных заданий на обработку, установочный входы счетчика заданий на обработку/счетчика приоритетных заданий на обработку, счетчика сложных заданий на обработку и счетчика простых заданий на обработку подключены к установочному входу устройства, отличаю, ще ее я тем, что, с целью расширения функциональных возможностей устройства за счетмоделиро- : вания требуемой очередности обработки поступающих сообщений, в устройство вве- 5 дены четвертый коммутатор, счетчик снятых С обработки заданий, пятый регистрпамяти, третий и четвертый элементы ИЛИ, первый и второй элементы И, второй триггер, вто- рой элемент запрета, группа регистров па- 0 мяти и группа блоков сравнения, причем тактирующий вход первого регистра памяти соединен с выходом генератора случайного потока импульсов, третья группа разрядных выходов первого регистра памяти подклю- 5 чена к информационным входам четвертого коммутатора и информационным входам первой группы блоков сравнения группы, информационные входы второй группы бло- ков сравнения группы соединены соответственно с разрядными выходами регистров

памяти группы, выход первого регистра памяти подключен к входам разрешения сравнения блоков сравнения группы, первый и второй выходы каждого из которых соединены соответственно с входами первого элемента И и третьего элемента ИЛИ, выходы которых подключены соответственно с нулевым и единичными входами второго триг1 гера,-прямой выход которого соединен с управляющим входом второго элемента запрета, выход которого подключен к информационному входу первого элемента запрета, выход которого соединен с тактирующим входом третьего регистра памяти и первым входом четвертого элемента ИЛИ, выход которого подключен к управляющему входу четвертого коммутатора и тактирующему входу пятого регистра памяти, информационные входы которого подключены к

выходам четвертого коммутатора, выходы пятого регистра памяти подключены к информационным входам третьей группы блоков сравнения группы, выход третьего

элемента ИЛИ соединен со счетным входом счетчика снятых с обработки заданий, установочный вход которого подключен к установочному входу устройства, информационный вход второго элемента запрета соединен с

0 инверсным выходом первого триггера, инверсный выход второго триггера подключен к первому входу второго элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, выход второго элемента И

5 соединен с управляющим входом первого элемента запрета, с вторым входом четвертого элемента ИЛИ, с управляющим входом третьего коммутатора и тактирующим входом четвертого регистра памяти.

Изобретение относится к вычислительной технике и может быть использовано при разработке и моделировании вычислительных систем. Цель изобретения - расширение функциональных возможностей устройства за счет моделировании требуемой очередности обработки поступающих сообщений. Устройство содержит счетчик 1 заданий на обработку, счетчик 2 приоритетных заданий на обработку, генератор 3 импульсов, генератор 4 случайного потока импульсов, датчик 5 случайных чисел, первый коммутатор 6, первый триггер 7, второй 8 и первый 9 элементы ИЛИ, первый регистр 10 памяти, четвертый регистр 11 памяти, третий регистр 12 памяти, третий 13 и второй 14 коммутаторы, дешифратор 15, второй регистр 16 памяти, первый элемент 17 запрета, счетчик 18 импульсов, блок 19 сравнения, счетчик 20 сложных заданий на обработку, счетчик 21 простых заданий на обработку, четвертый коммутатор 22, пятый регистр 23 памяти, четвертый 24 и третий 25 элементы ИЛИ, первый 26 и второй 27 элементы И, второй триггер 28, второй элемент 29 запрета, регистры 30 памяти группы, fmq- ки 31 сравнения группы, счетчик 32 .снятых с обработки заданий. 1 ил.