Ячейка однородной структуры Советский патент 1993 года по МПК G06F7/00 

Изобретение относится к вычислительной технике и предназначено для построения однородных вычислительных структур, выполняющих параллельную логическую и арифметическую обработку данных.

Цель изобретения - расширение функциональных возможностей за счет обеспечениявыполнения операции арифметического деления.

На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 - пример выполнения операции деления в однородной структуре из предлагаемых ячеек (в таблице показаны реакции выходов

ячейки в зависимости от значений входных и управляющих переменных).

Ячейка однородной структуры содержит информационные входы 1-5 (t, x, S, р, у), настроечные входы 6-8 (ki,Zi,Z2) информационные выходы 9-13 (S1, у . х , р1, t), сумматор 14, мультиплексоры 15-18, элементы И 19-22, элементы ИЛИ 23-26, элементы ЗАПРЕТ 27-29.

Внутри ячейки входы 6, 7, 8 соединены соответственно с первыми, вторыми и третьими управляющими входами элементов 15-18, выходы которых соответственно соединены с выходами 11,13,12 и 9 ячейки, вход 5 которой соединен с выходом 10 ячей00

о ел

4 Os

ки, вторыми входами элементов И 20 и 21, инверсным входом элемента 28 и 27, выходом элемента 29, прямой вход которого соединен с входом 7 ячейки, а три инверсных входа соответственно соединены с входом 6 ячейки, входом 8 ячейки и выходом суммы сумматора 14, который также соединен с первым входом элемента 20, выход которого соединен с входом элемента 24, второй вход которого соединен с выходом элемента 27, прямой вход которого соединен с входом 3 ячейки, входом первого слагаемого сумматора 14, первым входом элемента 22 и вторым входом элемента 26, первый вход которого соединен с вторым входом элемента 22, прямым входом элемента 28, входом переноса сумматора 14 и входом 4 ячейки, вход 2 которой соединен с входом первого слагаемого сумматора 14, вторым информационным входом элемента 15, третьим информационным входом элемента 16, первыми входами элементов 19 и 23, выходы которых соответственно соединены с седьмым и шестым информационными входами элемента 16, пятый информационный вход которого соединен с нулевой шиной ячейки, соответственно с вторым, пятым и третьим информационными входами элементов 17, 18 и 15, первый информационный вход которого соединен с четвертым информационным входом элемента 18, входом 1 ячейки, вторыми входами элементов 19 и 23, четвертым информационным входом элемента 16, второй информационный вход которого соединен с выходом первого слагаемого сумматора 14, а первый информационный выход - с выходом элемента 24 и вторым информационным входом элемента 18, третий и первый информационные входы которого соответственно соединены с входом 3 ячейки и выходом элемента 22, выход переноса сумматора 14 соединен с первым входом элемента 21 и первым информационным входом элемента 17, третий и четвертый информационные входы которого соответственно соединены с выходом элемента 26 и выходом элемента 25, входы которого соединены с выходами соответственно элементов 28 и 21.

Структурные и схемные решения элементов, использованных в предлагаемом техническом решении, известны и подробно описаны в учебной и научно-технической литературе.

Устройство работает следующим образом.

Операции, реализуемые устройством, приведены в таблице. В зависимости от значений сигналов управления К, Zi, Z2, поступающих соответственно на входы 6-8 ячеек,

организованных в однородную структуру, как и в устройстве-прототипе, в однородной структуре обеспечивается реализация следующих операций обработки данных. При поступлении сигнала К-1 ячейка обеспечивает реализацию функций

Р, Pv.-s

х ZijZa х v Z21)

t1 Z-|Z2 x t v ZiZ2(x v t) v ZiZ2t У У

Т.о. функционально ячейка работает тождественно ячейке-прототипу и обеспечивает выполнение операций вычисления логической функции от п переменных и подсчета числа единиц в двоичном векторе полностью аналогично выполнению этих операций в прототипе.

При поступлении сигналов KZiZ2 000 ячейка обеспечивает формирование на информационных выходах следующих функций:

S1 Sy v Ay

р By v py x t

У У

В результате в однородной структуре аналогично, как и в устройстве-прототипе, реализуются операции арифметического умножения и сложения двоичных чисел, операция конкатенации двух двоичных векторов коммутации каналов.

В отличие от устройства-прототипа, предлагаемое устройство обеспечивает дополнительно реализацию операции арифметического деления двоичных чисел, которая выполняется следующим образом. Арифметическое деление двух двоич- ных чисел.

Задача, которую решает устройство в данном случае, заключается в формировании на группе выходов у1 частного от деления двух положительных целых чисел, которые соответственно поступают в однородную структуру по входам х и S.

В данном режиме устройство работает следующим образом.

Делимое подается на т+1 входов S од- неродной структуры, причем на вход Si подается младший разряд делимого, .... на вход Sm старший разряд делимого, на вход Srn-H - знаковый разряд делимого. Делитель подается на (q+1) входов х однородной структуры в дополнительном коде, причем на вход хт+1 структуры подается знаковый разряд делителя (q+1 разряд), на вход хт - старший q-й разряд,.., на вход xm-q - младший разряд делителя. Соответственно m +q

- число значащих разрядов делимого и делителя.

Настройка структуры на выполнение операции деления выполняется следующим образом.

На вход к структуры подается сигнал К 0. На настроечные входы Zi и Zz ячеек первых m строк (m-q+1) в столбцов структуры подаются сигналы: Zi 1, Тз. 0. В результате этого первые m ячеек реализуют следующие функции:

S1 t

I х х

{ t Ay v Sy

р в

U Y

На настроечные входы ячеек (т + 1)-й

строки и (m+q - 1-m) столбцов подаются сигналы Zi 1, Z2 - 0, где п - число столбцов. В итоге в перечисленных ячейках реализуются функции:

S1 S1

х х

г ГА

р - 0 .

У А

На настроенные входы остальных ячеек подаются любые сигналы Zi и Z2, кроме сигналов Zi 1, 7.2 0.

В результате такой настройки на выходах х ячеек (т+1)-й строки постоянно формируются значения знаковых разрядов делимого и делителя. На выходах х строк с 1 по m формируются исходные значения разрядов делителя. На выходах у ячеек (т+1)-й строки формируется инверсное значение результата сложения до mod 2 знаковых разрядов делителя и делимого с учетом значений переноса из предыдущей строки. На выходы S ячеек с 1 по m строки n(m-q+1) столбцов коммутируются сигналы с входов t ячеек, на выходах р формируется сигнал переноса по результату сложения по mod 2 переменных на входах S и х, на выход у коммутируется сигнал с входа у на выходе t формируется значение суммы по mod 2 переменных на входах х и S при у 1 или коммутируется переменная с входа S. На выходах S ячеек в- столбцов формируются сигналы,, поступающие по входам S. На выходах у1 остальных ячеек структуры формируются значения сигналов на их у- входах.

При поступлении на входы S и входы х соответственно делимого и делителя в ячейках гл-строк первого столбца на S-входах формируется конкатенация первого остатка деления и остальных разрядов делимого со сдвигом на одно позиционное место вниз

при формировании на выходе у(1, т+1)-й ячейки значения у 1, а в противном случае на выходах S1 указанных ячеек формируются значения делимого со сдвигом на одну

позицию вниз. На выходе у (1, т+1)-й ячейки значение у 1 формируется только в том случае, если значение суммы по mod 2 знаковых разрядов делимого и делителя с учетом поступившего значения переноса по

0 результатам сложения старших разрядов делимого и делителя по mod 2 равно О. В итоге этого по шинам (у-у1) ячеек первого столбца распространяется сигнал, управляющий выходом S1 ячеек первого столбца m

5 строк. Аналогичные процессы происходят и в (m-q+lHi столбце (т+1)-й строки. По окончании переходных процессов на выходах у ячеек (т+1)-й строки (m-q+1) столбцов будет сформировано частное, которое через ячей0 ки (т+2), (т+3),... - строк поступит на выходы у однородной структуры, причем старший разряд частного формируется на выходе первого столбца. На выходах 3 ячеек п - столбца (m-q), (m-q+1),...,(m) строк фор5 мируется остаток деления, старший разряд которого формируется на выходе m -строки. Т.о., в предлагаемом устройстве обеспечивается выполнение всех операций, реализуемых в устройстве-прототипе, и

0 дополнительно выполняется операция деления двоичных чисел, что позволяет расширить область применения устройства. Кроме этого, расширение функциональных возможностей устройства достигнуто без

5 увеличения количества внешних выводов. Формула изобретения Ячейка однородной структуры, содержащая сумматор, два мультиплексора, четыре элемента И, четыре элемента ИЛИ и три

0 элемента ЗАПРЕТ, причем первый информационный вход ячейки соединен с первым информационным входом первого мультиплексора, первым информационным входом второго мультиплексора, первыми

5 входами первых элементов И и ИЛИ, выходы которых соответственно соединены с вторым и третьим информационными входами первого мультиплексора, четвертый информационный вход которого соединен с

0 нулевой шиной ячейки, первый и второй настроечные входы которой соединены соответственно с первым и вторым управляющими входами первого мультиплексора, второй настроечный вход ячейки

5 соединен с первым управляющим входом второго мультиплексора, второй информационный вход которого соединен с вторым информационным входом ячейки, вторыми входами первых элементов И и ИЛИ, входом первого слагаемого сумматора, вход второго слагаемого которого соединен с третьим информационным входом ячейки, первым входом второго элемента И и прямым входом первого элемента ЗАПРЕТ , инверсный вход которого соединен с четвертым информационным входом ячейки, инверсным входом второго элемента ЗАПРЕТ, первым информационным выходом ячейки, первый вход второго элемента ИЛИ соединен с выходом первого элемента ЗАПРЕТ, прямой вход второго элемента ЗАПРЕТ - с вторым входом второго элемента И, пятым информационным входом ячейки и входом переноса сумматора, третий настроечный вход ячейки соединен с первым инверсным входом третьего элемента ЗАПРЕТ, отличающаяся тем, что, с целью расширения функциональных возможностей ячейки за счет обеспечения выполнения операции арифметического деления, в нее дополнительно введены третий и четвертый мультиплексоры, причем первый настроечный вход ячейки соединен с первыми управляющими входами третьего и четвертого мультиплексоров, вторые управляющие входы которых соединены с вторым управляющим входом второго мультиплексора и вторым настроечным входом ячейки, третий настроечный вход которой соединен с третьими управляющими входами первого-четвертого мультиплексоров, первый информационный выход ячейки соединен через монтажное ИЛИ с выходом третьего элемента ЗАПРЕТ, второй инверсный вход и прямой вход которого соединены соответственно с первым и вторым настроечными входами ячейки, третий инверсный вход третьего элемента ЗАПРЕТ соединен с пятым информационным входом первого мультиплексора, выходом суммы сумматора и первым входом третьего элемента И, второй вход которого соединен с четвертым

информационным входом ячейки, второе информационный вход которой соединен шестым информационным входом первого мультиплексора, выход которого соединен с

вторым информационным выходом ячейки седьмой информационный вход первого мультиплексора соединен с выходом второго элемента ИЛИ и первым информационным входом четвертого мультиплексора,

второй информационный вход которого соединен с нулевой шиной ячейки, первым информационным входом третьего и третьим информационным входом второго мультиплексоров, третий, четвертый и пятый

информационные входы четвертого мультиплексора соединены соответственно с третьим и первым информационными входами ячейки и выходом второго элемента И, а выход четвертого мультиплексора - с

третьим информационным выходом ячейки, выход переноса сумматора - с первым входом четвертого элемента И и вторым инфор- мационнымвходом третьего мультиплексора, выход которого соединен с

четвертым информационным выходом ячейки, третий информационный вход третьего мультиплексора соединен с выходом третьего элемента ИЛИ, четвертый информационный вход третьего мультиплексора - с

выходом четвертого элемента ИЛИ, первый и второй входы которого соответственно соединены с третьим и пятым информационными входами ячейки, выход второго элемента ЗАПРЕТ соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, второй вход которого соединен с четвертым информационным входом ячейки, выход третьего элемента И соединен с

вторым входом второго элемента ИЛИ, выход второго мультиплексора - с пятым информационным выходом ячейки.

45

7 В (2,)8

Изобретение относится к вычислительной технике и предназначено для построения однородных вычислительных структур, выполняющих параллельную логическую и арифметическую обработку данных. Целью изобретения является расширение функциональных возможностей ячейки за счет обеспечения выполнения операции арифметического деления. Устройство содержит одноразрядный сумматор, четыре элемента И, четыре элемента ИЛИ, три элемента ЗАПРЕТ, четыре мультиплексора с тремя управляющими входами, восемь входов и пять выходов. Функциональные возможности ячейки позволяют реализовать однородные структуры для выполнения операций вычисления логической функции от к переменных, подсчет числа единиц в двоичном векторе, арифметического сложения, умножения и деления в двоичной системе счисления, кан- катенации двоичных векторов, коммутации информационных каналов. Решающие поля на основе предлагаемой ячейки могут быть реализованы в виде БИС и использованы при построении процессоров для массовой обработки элементов векторных потоков данных. 2 ил. Ё

10 (у )

фиг.