Матричное вычислительное устройство Советский патент 1985 года по МПК G06F7/38 

ножения, деления, извлечения квадрат кого корня и операции С+А-В, оно содержит столбец из N узлов настройки и N-1 элементов И, причем третья группа выходов устройства соединена с первыми выходами узлов настройки столбца, первые входы которых соединены с вторыми выходами соответствукяцих корректирующих ячеек столбца j вторые входы, третьи выходы и третьи входы которых соединены соответственно с вторыми выходами, первыми входами соответствующих ячеек первого столбца матрицы и вторыми выходами соответствующих узлов настройки столбца, второй вход т-го узла настройки столбца соединен с выходом га-го элемента ИСКПЮЧАНВДЕЕ ИЛИ группы, третьи входы узлов настройки группы подклю-; чены к третьей группе информационных входов устройства, третий выход т-го узла настройки столбца подключен к четвертому входу 1-ой ячейки га-го столбца матрицы (, m+2,...,N), четвертый и пятый входы всех узлов настройки Соединены соответственно с йторым и третьим входами задания режима устройства, четвертые входы корректирующих ячеек подключены к первому входу задания режима устройства, пятьй вход т-ой корректирующей ячейки столбца соединен с вторым выходом (т+1)-ой корректирукяцей ячейки столбца, первьй вход и выход m-rq элемента И соответственно подключены к выходу (п1+1)-го элемента ИСКЛЮЧАЮЩЕЕ ШШ и четвертому входу (т+1)-ой ячейки т-ой строки матрицы, вторые входы всех элементов И подключены к третьему входу задания режима устройства, первый вход N-ой ячейки N-ой строки матрицы подключен к четвертому входу задания режима устройства пятьй вход N-ой корректируняцей ячейки подключён к шине нулевого потенциала, кроме того, узел настройки

содержит два кoм iyтaтopa и элемент НЕ, первый вход узла настройки подключен к первому выходу узла, первому информационному входу первого коммутатора и входу элемента НЕ выход которого подключен к первому информационному входу второго коммутатора, второй вход узла настройки подключен к второму информационному входу второго коммутатора, третий вход узла настройки подключен к второму информационному входу первого крммутатора, вход управления первого коммутатора подключен к четвертому входу узла настройки, вход управления второго кокмутатора подключен к пятому входу узла настройки, выход первого коммутатора подключен к второму выходу узла настройки, выход второго коммутатора подключен к третьему выходу узла настройки.

2. Устройство по п.1, отличающееся тем, что корректирующая ячейка содержит одноразрядный сумматор, два элемента И и два элемента ИЛИ, причем первый вход, второй вход, вход переноса, выход переноса и выход суммы одноразрядного сумматора подключены соответственно к первому входу корректирующей ячейки, выходу первого элемента ИЛИ, выходу второго элемента ШШ, второму выходу и первому выходу корректирующей ячейки, первый и второй входы первого элемента ИЛИ подключены соответственно к четвертому и пятому входам корректирутацей ячейки, первьй и второй входы второго элемента ИЛИ соединены с выходами соответствуняцих элементов И, первые входы которых соединены с вторым входом корректирующей ячейки, вторые входы первого и второго элементов И соединены соответственное первым входом первого элемента ИЛИ и третьими входом и выходом корректирующей ячейки.

1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу ячеек из N строк и N столбцов, столбец корректирующих ячеек и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход п-ой ячейки каждой строки матрицы (,...,N) подключен к первому выходу (п-1)-ой ячейки этой же строки, второй вход т-ой ячейки каждой строки матрицы (,2,..., N-t) подключен к второму выходу (ш-И)-бй ячейки этой же строки,третий вход каждой ячейки матрицы, за исключением ячеек первой строки и N-ro столбца, подключен к третьему выходу ячейки предьщущей строки последующего столбца, третьи входы ячеек первой строки и N-ro столбца матрицы соответственно подключены к первой группе информационных входов устройства первый вход п-ой к корректирующей ячейки подключен к третьему выходу (п-1)-ой ячейки первого столбца матрицы, первьй вход первой корректирунщей ячейки подключен к старшему разряду первой группы информационных входов устройства, первые выходы корректирующих ячеек соответственно подключены к первой группе выходов устройства, третьи выходы ячеек N-ой строки матрицы соответственно подключены к второй группе выходов устройства, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно подключены к второй группе информационных входов устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы каждой т-ой ячейки N-стопбца матрицы подключены к первому входу задания режима устройства, выход п-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому 1О входу j-ой ячейки п-го столбца мат(Л рицы (,2,...,п), за исключением (п-1)-ой ячейки этого же столбца, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входу первой ячейки первой строки матрицы, причем каждая ячейка матрицы содер4 О ГО 4 СП жит одноразрядный сумматор и коммутатор, вход управления которого подклю чен к первому входу и первому выходу ячейки, первый вход, второй вход, вход переноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвер-г тому входу, второму входу и второму выходу ячейки, первый и второй информационные входы коммутатора соответственно подключены к третьему входу ячейки и выходу суммы одноразрядного сумматора, выход коммутатора подключен к третьему выходу ячейки, отличающееся тем, что, с це-: лью расширения функциональных возмож ностей, путем реализации операций ум

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях и быстродействующих ЭВМ для

построения однртактных многофункциональных матричных устройств.

Известно матричное вычислительное устройство для умножения и деления двоичных чисел, содержащее матрицу ячеек из N строк и N столб- цов, дополнительную строку из N ячеек, а также группы элементов И и ИЛИ, которые выполняют функции местного управления и коммутации кодов операндов Cl

Недостатком данного устройства является ограниченность функциональных возможностей-, так как устройство позволяет выполнять лишь умножение и деление.

Известно матричное вычислительное устройство, содержащее матрицу ячеек дополнительный столбец ячеек, столбец управляющих узлов.

Данное устройство позволяет выполнять умножение, деление, извлечение квадратного корня и вычислять функцию С+АВ L2.

Недостатком данного устройства является низкое быстродействие.

Наиболее близким к изобретению по технической сущности является матричное вычислительное устройство, содержащее матрицу ячеек из N строк и N-столбцов,столбец из N управляющих ячеек и строку из N злементов ИСКЛЮЧАЩЕЕ ИЛИ, первьй вход п-ой ячейки каждой строки матрицы (,3,...,N) подключен к первому выходу (п-1)-ой ячейки зтой же строки, второй вход т-ой ячейки каждой строки матрицы (,2,...,N-1) подключен к второму выходу (т+1)-ой ячейки этой же строки, третий вход каждой ячейки матрицы, за исключение ячеек первой строки и N-ro столбца, подключен к третьему выходу ячейки предыдущей строки последующего стрлб ца, третьи входы ячеек первой строки и N-ro столбца матрицы соответственно подключены к первым информационны входам устройства, первые входы эле- ментов ИСКЛКНАЩЕЕ ИЛИ соответственно подключены к вторым информащ€онны входам устройства, а вторые входы элементов ИСКПЮЧАКЙЕЕ ИЛИ, а тащже вторые входы ячеек N-ro столбца матри19 1 подключены к входу .управления устройства,четвертой вход ячейки каждой строки матрицы, за исключением ячеек первой строки, подключен к четвертому выходу ячейки предыдущей строки того же столбца матрицы, первый вход и второй выход р-ой ячейки первого столбца (,2,,,.,N) подключены соответственно к первому

выходу и второму входу р-ой управляй ющей ячейки, третий вход п-ой управляющей ячейки подключен к третьему выходу {п-1)-ой ячейки первого столбца матрицы, четвертый вход т-ой управлякяцей ячейки подключен к четвертому выходу (га+1)-ой управляющей ячейки, первые входы управляющих ячеек соответственно подключены к третьим информационным входам устройст-i ва, третьи выходы управляющих ячеек соответственно подключены к первым информационным выходам устройства, а третьи выходы ячеек N-ой строки матрицы - к вторьм информационным выходам, пятые входы управляющих ячеек подключены к входу управления устройства, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с четвертыми входами соответствующих ячеек первой строки.

Причем каждая ячейка матрицы содержит одноразрядный сумматор и коммутатор, вход управления которого подключен к первому выходу ячейки, первый вход, второй вход,вход переноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвертому входу, второму входу и второму Ш)1ходу ячейки, первьй и второй входы коммутатора соответственно подключены к третьему входу и йыходу суммы одноразрядного сумматора, а выход коммутатора - к тpeтьe fy выходу ячейки, четвертый вход которой подключен к четвертому ее выходу. Каждая управляющая ячейка содержит одноразрядный сумматор, коммутатор, элемент И и элемент ИЛИ, первый вход которого подключен к пятому входу ячейки и . входу управления коммутатора, а второй вход элемента ИЛИ - к первому выходу ячейки и выходу коммутатора, первый вход которого подключен к первому входу ячейки, а второй вход - к выходу суммы одноразрядного сумматора и третьему выходу ячейки, четвертьй вход ячейки подключен к входу переноса одноразрядного сумматора, выход переноса которого подключен к четвертому выходу ячейки, первый вход одноразрядного сумматора подключен к третьему входу ячейки, а второй вход одноразрядного сумматора - к выходу элемента И, первый вход которого подключен к выходу Элемента ИЛИ, а второй вход - к второму входу ячейки СЗ ,

Недостатком известного устройства является ограниченность функциональных возможностей, так как выполняет- 5 ся лишь умножение, деление и вычисление функции вида С+А-В,

Целью изобретения является расширение функциональных возможностей путем ; реализации умножения,деления операции С+А В и извлечения квадратного корня.

Поставленная цель достигается тем, что матричное вычислительное устройство, содержащее матрицу ячеек из N строк и N столбцов, столбе.ц 5 корректируннцих ячеек и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход п-й ячейки каждой строки матрицы (,3,.,.,N) подключен к первому выходу (п-1)-ой ячейки этой 20 же строки, второй вход т-ой ячейки каждой строки матрицы (,2,,..,N-1) подключен к второму выходу (|Ш-1)-ой ячейки этой же строки, третий вход каждой ячейки матрицы, за исключени- 5 ем ячеек первой строки и К-го столбца, подключен к третьему выходу ячейки предыдущей строки последующего столбца, третьи входы ячеек первой строки и N-ro столбца матрицы соот- 30 ветственно подключены к первой группе информационных входов устройства, первый вход п-ой корректирующей ячейки подключен к третьему выходу (п-1)-ой ячейки первого столбца матри- jg цы,первый вход первой корректирующей ячейки подключен к старшему р азряду первой группы информационных входов устройства,.первые выходы корректирующих ячеек соответственно подключе-40 ны к первой группе выходов устройства, третьи выходы ячеек N-ой строки матрицы соответственно подключены к второй группе выходов устройства, первые входы элементов ИСКПЮЧЛЩЕЕ ИЛИ5 группы соответственно подключены к второй группе информационных входов устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы,вторые входы кажой т-ой ячейки N-ro столбца матрицы 50 одключены к первому входу задания режиа устройства,выход п-го элемента ИСЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому ходу j-ой ячейки п-го столбца матицы (,2,...,п), за исключением 55 п-1)-ой ячейки этого же столбца, ыход первого элемента ИСКЛКЧАКЩЕЕ ИЛИ одключен к четвертому входу первой

ячейки первой строки матрицы, причем каждая ячейка матрицы содержит одноразрядный сумматор и коммутатор, вход управления которого подключен к первому входу и первому выходу ячейки, первый вход, второй вход, вход переноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвертому входу, второму входу и второму выходу ячейки, первый и второй информационные входы коммутатора соответственно подключены к третьему входу ячейки и выходу суммы одноразрядного сумматора, выход коммутатора подключен к третьему выходу ячейки, содержит столбец из N узлов настройки и N-1 элементов И, причем третья группа выходов устройства соединена с первыми вькодами узлов настройки столбца,первые входы которых соединены с вторыми выходами соответствующих корректирующих ячеек столбца,втор входы, третьи выходы и третьи входы которых соединены соответственно с вторыми выходами, первыми входами соответствующих ячеек первого столбца матрицы и вторыми выходами соответствующих узлов настройки столбца, второй вход т-го узла настройки столбца соединен с выходом т-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, третьи ВХОДЫ узлов настройки группы подключены к третьей группе информационных входов устройства, третий выход т-го узла настройки столбца подключен к четвертому входу 1-ой ячейки т-го столбца матрицы (, m+2,...,N), четвертый и пятый входы всех узлов настройки соединею, соответственно со вторым и третьим входами задания режима устройства.-, четвертые входы всех корректирукицих ячеек подключены к первому входу задания режима устройства, пятый вход ш-ой корректирующей ячейки столбца соединен с вторым выходом ()-ой корректирующей ячейки столбца, первый вход и выход т-го элемента И соответственно подключены к выходу (m,tt)-ro элемента ИСИШЧАКЯЦЕЕ ИЛИ и четвертому входу (пн-О-ой ячейки ш-ой строки матрицы, вторые входы всех элементов И подключены к третьему входу задания режима устройства, первый вход N-ой ячейки N-ой строки матрицы подключен к четвертому входу задания режима устройства.

пятьй вход N-ой корректирующей ячейки подключен к шине нулевого потенциала, кроме того, узел настройки содержит два коммутатора и элемент НЕ, первый вход узла настройки подключен к первому выходу узла, первому информационному входу первого коммутатора и входу элемента НЕ, выход которого подключен к первому информационному входу второго коммутатора, второй вход узла настройки подключен к второму информационному входу второго коммутатора, третий вход узла настройки подключен к второму информационному входу первого коммутатора, вход управления первого коммутатора подключен к четвертому входу узла настройки, вход управления второго коммутатора подключен к пятому входу узла настройки, выкод первого коммутатора подключен к второму выходу узла настройки, выход .второго коммутатора подключен к третьему выходу узла настройки.

Корректирующая ячейка содержит одноразрядный сумматор, два элемента И и два элемента ШШ, причем первый вход, второй вход, вход переноса выход переноса и выход суммы одноразрядного сумматора подключены соответственно к первому входу корректирующей ячейки, выходу первого элемента ИЛИ, выходу второго элемента ИЛИ, второму выходу и первому выходу корректирующей ячейки, первый и второй входы первого элемента ШШ подключены соответственно к четвертому и пятому входам корректирующей ячейки, первьй и второй входы второго элемента ШШ соединены с выходами соответствующих элементов И, первые входы которых соединены с вторьш входом корректирукнцей ячейки, вторые входы первого и второго элементов И соединены соответсвенно с первым вхо дом первого элемента ШШ и третьими входом и выходом корректирующей ячейки.

На фиг.1 приведена структурная схема матричного вычислительного уст ройства при ) , на фиг. 2 - функциональная схема ячейки матрицы на фиг.З - функциональная схема корректирующей ячейки-, на фиг.4 - функциональная схема узла настройки.

Матричное вычислительное устройство содерзкит ячейки 1 матрицы, корректирующие ячейки 2, узлы 3 настройки, элементы ИСКЛЮЧАКЩЕЕ ИЛИ 4, элементы И 5, а также имеет первые 6, вторые 7 и третьи 8 группы информационных входов устройства, первый 9, второй 10, третий 11 и четвертый 12 входы задания режим устройства, первые 13, вторые 14 и третьи 15 группы выходов устройства, пшну 16 нулевого потенциала.

Каядая из ячеек 1 матрицы содержит однора1эрядный сумматор 17, коммутатор 18, а также первый 19, второй 20, третий 21 и четвертый 22 входы ячейки, первый 23, второй 24 и третий 25 выходы ячейки.

Каждая корректирующая ячейка 2 содержит одноразрядный сумматор 26, элемент ШШ 27 и элемент ШШ 28, элементы И 29 и 30, первый 31, второй 32, третий 33, четвертьй 34 и пятый 35 входы ячейки, первый 36, второй 37 и третий 38 выходы ячейки

Каждый узел 3 настройки содержит первый 39 и второй 40, коммутаторы, элемент НЕ 41, а также имеет первый 42, второй 43, третий 44, четвертый 45 и пятый 46 входы узла, первый 47, второй 48 и третий 49 выходы узла.

Ячейки матрицы и корректирумвде ячейки предназначены для выполвения арифметических действий. Узлы настройки определяют, какое арифметическое действие будет выполнено в соответствующей строке ячеек. Элементы ИСКЛШАЮЩЕЕ ИЛИ предназначены для передачи операндов в прямом или обратном коде. Элементы И маскируют некоторые из разрядов кодов с целью видоиз ме не кия выполняемыхдействий в отдельных ячейках матрнщл.

Состояние групп входов и выходов в зависимости от выполняемой операции описывается следукцей таблицей.

Умно01 10 Нулевой Множимое Множижениекодтель

Множимое МножительС+А-В 0110 Код С

Деление 1 О 11 Делимое Делитель Нулевой

1 О О О

Подкоренноевыражение

Матричное вычислительное устройство работает следукицим образом.

Перед вьтолнением умножения и вычисления С+АВ осуществляется настройка элементов и узлов устройства. Блиничные сигналы на входах 10 настраивают Коммутаторы 39 узлов 3 на передачу с входов 8 устройства в первые входы ячеек соответствующих строк матрищ) разрядов множителя.

Единичные сигналы на входах 11 настраивают коммутаторы 40 узлов 3 на передачу сигналов с вторых входов на третьи выходы этих же узлов. Этим же сигналом элементы И 5 настраиваются на логическое повторение. Все это обеспечивает передачу на четвертые входы ячеек 1 всех строк матрицы кода множимого.

Нулевой сигнал на входе 12 предназначен для передачи на вход переноса линейки сумматоров ячеек 1 N-ой строки матрищл логического нуля

Нулевой сигнал на входе 9 настраивает элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4 на логическое повторение. Вследствие этого код множимого поступает в матПроизведе-Произвение стар-дение

шего раз-младшего

рядаразряда

С+А-ВС+А-В

старшегомладшего

разрядаразряда

Остаток

Частное

Остаток

Корень код

рицу ячеек без инвертирования. Этот же сигнал формирует логические нули на входы переносов линеек сумматоров ячеек 1 первых N-1 строк матрицы. Нулевые сигналы, поступагацие с входов 9 на четвертые входы корректирующих ячеек, позволяют также организовать цепь распространения переносов между сумматорами этих ячеек.

Умножение А на В выполняется, начиная со старших разрядов множителя. При единичном значении текущего разряда множителя на третьи выходы ячеек 1 с помощью коммутаторов 18, управляемых сигналом текзлцего разряда множителя, передается код предыдущей текущей суммы, просуммированной с сдвинутым на разряд в сторону младших разрядов кодом множимого А, а при нулевом - код предьдущей текущей суммы.

При нулевом значении текущего разряда множителя цепь переноса с помощью элемента И 30 обрьшается, а при единичном восстанавливается. На выходах 13 формируется N старших разрядов произведения, а на выходах 14 N младлшх разрядов произведения. При вычислении функции C+AiB первые 2 N разрядов формируются так же, как и при умножении, а самый старший (2NH-1)-ft разряд, формируется на первом выходе первого узла 3 настройки. При делении на входы 6 подают 2Н-раз рядньй код мантиссы делимого, а на входы 7 - N-разрйдный код мантиссы делителя. Вьтолнению операщ1и деления предшествует настройка элементен и узлов устройства. Нулевой сигнал на входах 10 настраивает коммутаторы 39 узлов 3 на передачу во вторые выходы сигналов, которые поступают на первые вхо ды зтих же узлов. 1 Единичный сигнал на входах 11 настраивает элементы И 5 на логическое повторение. Этот же сигнал, поступающий на пятые входы узлов 3, настраивает коммутаторы 40 на передачу сигналов с вторых входов на третьи выходы этих же узлов. Единичный сигнал на входе 12 необходим для формирования кода дополнения в М-ой строке матрицы. Единичный сигнал на входе 9, подключенном к вторым входам элементов ИСКЛЮЧАЩЕЕ . ИЛИ 4, настраивает эти элементы на формирование обратного кода делителя. Этот же управляюдий сигнал, поступающий на четвертые входы корректирующих ячеек блокирует распространение переноса между сумматорами этих ячеек, формирует логическую единицу а знаковый разряд, которая необходима для формирования отрицательного знака делителя, а также создает цепь переноса между ячейками первого столбца матри цы и корректирукхцими ячейками соотве ствуклцих строк. Выполнение операции деления начи- 5 ется

нается с вычитания делителя из сдвинутого на разряд в сторону старших разрядов делимого. При этом сдвиг на один разряд обеспечивается соответствующей подачей кодов делимого и делителя в ячейки первой строки. А вычитанию соответствует суммирование делимого с дополнительным кодом делителя, который получен формированием элементами ИСКПЮЧАКЩЕЕ ИЛИ 4 обратного кода делителя и единицей переноса в сумматор N-ой ячейки первой строки.

устройства. Нулевой сигнал на входах 10 настраивает коммутаторы 39 управляющих узлов 3 на передачу во вторые выходы сигналов, поступающих на первые входы этих же узлов.

Нулевые сигналы на входах 11, пройдя через элементы И 5, позволяют сформировать на четвертые входы , (пН-1)-их ячеек т-ых строк матрицы такие же нулевые сигналы. Одновременно с этим нулевыми сигналами на входах 11 осуществляется настройка коммутаторов 40 узлов 3 на передачу Первая цифра частного формируется на первом выходе первого узла 3. В зависимости от значения этой цифры формируется первый остаток, которьй с третьих выходов ячеек первой строки матрицы поступает на третьи входы ячеек второй строки устройства. Причем, если первая цифра частного равна единице, коммутаторы 18 ячеек 1 передают на третьи выходы значение кода с выходов сумматоров 17, когда же первая цифра частного равна нулю, коммутаторы 1в передают на третьи выводы значение кода с третьих входов ячеек. Во второй строке матрицы из сдвинутого на разряд влево, первого остатка вычитается код делителя. Вторая цифра частного формируется на первом выходе второго узла 3, а второй остаток формируется на третьих выходах ячеек второй строки матрицы. В последующих строках устройства выполняются аналогичные действия в соответствии с алгоритмом деления с восстановлением остатка. Причем восстановлению остатка соответствует передача коммутаторами 18 ячеек t кодов с третьих входов этих же ячеек. Код частного в N разрядов формируется на выходах 15 устройства а остаток от деления - на выходах 14 устройства. При извлечении квадратного корня на входы 6, за исключением входа б, подключённого к первой корректирующей ячейке 2, подают (2N-1)-разрядный код мантиссы подкоренного выражения, а на входы 7 - код нулей.. На вход 6, который подключен к первому входу первой корректирующей ячейки 2, подают нулевой сигнал. Перед выполнением операции извлечения квадратного корня осущестллянастройка элементов и узлов

проинвертированных с помощью элементов НЕ 41, сигналов с первых входов узлов на третьи их выходы.

Нулевой сигнал на входе 12 предназначен для фор1 о1рования логическогонуля на вход переноса ячеек N строки.

Единичный сигнал на входе 9 настраивает элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4 на формирование кода единиц, поступающего далее в четвертые входы соответствукяцих ячеек матрицы. Этот же сигнал, поступающий на четвертые входы корректирующих ячеек, блокирует распространение переносов между. сумматорами этих ячеек, формирует единицу в знаковый разряд, которая ; ербходима для отрицательного знака в коде вычитаемого, и создает цепь переноса между ячейками первого столбца матрицы и корректирующими ячейками соответствующих строк. Этот же сигнал, поступакздий на вторые входы ячеек N-ro столбца матрицы, необходим для безусловной переда чи через f-e ячейки т-ой строки матрицы кодов подкоренного выражения .

Выполнение операции извлечения квадратного корня начинается с вычитания в первой строке устройства из двух старших разрядов подкоренного выражения С С кода 01.

Для того чтобы младшие из разрядов подкоренного вьч ажения (CjC и другие) были безусловно переданы в следующие строки устройства, код эти разрядов суммируется с кодом единиц, при этом к самому мпадшему разряду прибавляется единица переноса. Возпикающая при этом единица переноса используется в мпадшем разряде кода 1.11.

Первая цифра корня Z формируется на первом выходе первого узла 3. В зависимости от значения этой цифры формируется первьА остаток, которьй с третьих вьпсодов ячеек первой строки матрицы поступает на третьи выходы ячеек второй строки устройства. Причем, если первая цифра корня равна единице, коммутаторы 18 ячеек 1 передают на третьи выходы значение кода с выходов сумматоров 17. Когда же первая цифра корня равна нулю, коммутаторы 18 восстанавливают остаток путем передачи на третьи выходы значения кода с третьих входов ячейки. Такая работа коммутаторов, управляемых по значению цифры корня 2 , тем не менее не влияет на безусловную передачу в следугацие строки младших из разрядов подкоренного выражения.

Во второй строке к сдвинутому на разряд влево остатку добавляется две следующие цифры подкоренного вь1ражения. Из полученного кода далее вычитают код . Вторая цифра корня Zjj формируется на первом выходе второго узла 3, а второй остаток - на третьих выходах ячеек второй строки матрицы. Для безусловной передачи разрядов CjC в следукяцие строки код этих разрядов суммируется кодом единиц, причем к младшему разряду единичного кода прибавляется единица переноса.

В последунзщих строках устройства выполняются аналогичные действия, соответствующие извлечению квадратного корня по алгоритму с восстановлением остатка.

Код корня в N разрядов формируется на выходах 15 устройства, а остаток от извлечения квадратного корня- на выходах 14 устройства.

При незначительном увеличении оборудования сущестаевно расширяются функциональные возможности устройства. Необходимо при этом отметить, что быстродействие выполнения операций умножения и деления остается на уровне быстродействия известного устройства.

fr

f t-l

f|/7

f-o/J J7 JJ Т. ьГТГ фиг. 1

J5

)

т г x(/o

I.:

JJ

flft/rJ ь