Логический элемент Советский патент 1993 года по МПК H03K19/94 

«W

Ё

Использование: изобретение относится к микроэлектронике, более конкретно - к цифровым интегральным схемам (ИС) и может быть использовано во внутренних и выходных каскадах логических ИС и ИС запоминающих устройств. Сущность изобретения: логический элемент цифровых ИС на полевых транзисторах с барьерным переходом содержит логический вентиль НЁ- ИЛИ (1), выходной транзистор (5) и цепочку из п диодов смещения (6), резистивный делитель напряжения (7). 2 ил.

СО

-ч

го со ю

Фиг.1

Изобретение относится к микроэлектронике, в частности к цифровым интеграль- ным схемам (НС) и может быть использовано во внутренних и выходных каскадах логических ИС и НС запоминающих устройств.

Цель изобретения - повышение стабильности высокого уровня выходного напряжения.

На фиг.1 представлена электрическая схема заявляемого логического элемента. На фиг.2 - электрическая схема логического элемента-прототипа, выполненного на полевых транзисторах с затвором Шотки.

Логический элемент (фиг.1) содержит логический вентиль НЕ-ИЛИ 1 с входными транзисторами 2, 3 и нагрузочным транзистором 4, выходной транзистор 5, цепочку из п диодов смещения 6 и резистивный делитель напряжения 7, включающий резисторы 8 и 9, а также дополнительный диод 10 и нагрузку 11..

Сток нагрузочного транзистора 4 подключен к источнику питания EL Истоки входных транзисторов подключены к источнику постоянного напряжения Ео, а стоки соединены с затвором и истоком нагрузоч- .ного транзистора. Логический вентиль НЕ-ИЛИ 1 может иметь несколько управляющих входов, если используется несколько транзисторов 2, включенных параллельно. Выход вентиля НЕ-ИЛИ 1 соединен с затвором выходного транзистора 5, включенного по схеме с общим стоком. В цепь истока выходного-транзистора 5 включена цепочка из п диодов 6, которые соединены последовательно в одном направлении. Анод первого диода 6i соединен с истоком транзистора 5. Резистор 8 делителя 7 подключен к катоду л-го диода 6п, резистор 9 - к источнику опорного напряжения Еоп. Средняя точка делителя 7 подключена к затвору входного транзистора 3 вентиля 1.

В качестве транзисторов 2-6 могут использоваться полевые транзисторы с затвором Шотки или с управляющим р-п переходом, выполненные, например, на основе арсенида галлия или кремния. Нагрузочный транзистор 4 с объединенными электродами затвора и истока должен иметь встроенный канал. Входной транзистор 3 и нагрузочный транзистор 4 вентиля 1 выполняются в ИС идентичными.

Логический элемент работает следующим образом. Если хотя бы на один из управляющих входов (затворы транзисторов 2) вентиля 1 подается сигнал с высоким логическим уровнем напряжения, на выходе вентиля 1 сигнал имеет низкий логический

уровень. При этом выходной транзистор 5 закрыт, и на катоде n-го диода 6П, к которому подключена нагрузка Hi. формируется низкий уровень выходного напряжения. Через

резистивный делитель 7 выходное напряжение передается на затвор транзистора 3 логического вентиля 1, однако это не влияет на выходное напряжение вентиля 1. Таким образом, цепь обратной связи оказывается разорванной.

Если на всех управляющих входах вентиля 1 сигнал имеет низкий уровень напряжения, переключаемые транзисторы 2 закрываются, и напряжения на затворе выходного транзистора 5, истоке транзистора 5 и, следовательно, на катоде n-го диода бп возрастают. Через делитель 7 повышение напряжения передается «на затвор транзистора 3, что ведет к увеличению его тока

стока сз. Возрастание выходного напряжения продолжается до тех пор, пока ток сз не уравновесит ток стрка 1с4 нагрузочного транзистора 4. Транзисторы 3 и 4 должны при этом работать в пологой облает ВАХ,

где их токи стока практически не зависят от напряжения сток-исток Уси и определяются только напряжением затвор-исток Узи. Поскольку транзисторы 3 и 4 идентичны, а напряжение Узи4 0 (затвор транзистора 4

соединен с истоком), условие сз Ic4 выполняется при таком значении выгодного напряжения Увых , при котором и3и31 0. Напряжение УзиЗ1 определяется соотношением

изи31 КиВых1+(1-К)Еоп-Ео,(1)

где К Rg/(Rs + Rg) - коэффициент передачи делителя 7. Из соотношения (1) при Узи31 О следует, что при условии

К (Ео-Еоп)/(ивых1-Е0п)

(2)

1

значение Увых не изменяется при измене- нии тока нагрузки, а также параметров транзистора и диодов смещения в широких пределах. В интегральных схемах температурные коэффициенты сопротивления резисторов, выполненных в идентичных технологических условиях, одинаковы, поэтому коэффициент деления К и, следовательно, величина Увых1 не зависят от температуры.

Число п диодов смещения 6 выбирается таким образом, чтобы при низком уровне выходного напряжения ивых° транзистор 5 был закрыт:

n Eo + (Ui°-Unop-UBb,x0)/Ufl, (3)

А°

где Ui - низкий уровень выходного напряжения логического вентиля 1, Unop - пороговое напряжение транзисторов, Уд 0,8 В - эффективное напряжение отпирания диодов 6.

Для работы транзисторов 3 и 4 в пологой области ВАХ при УВых ивых1 их напряжения затвор-сток должны быть больше порогового напряжения, что обеспечивается при выполнении условий

Ei + Unop Ui1 E0+U3H31-Unop. (4)

Здесь Ui - Увых1+ пУд + Уэиз1 - высокий уровень выходного напряжения вентиля 1, и3и5 - напряжение затвор-исток выходного транзистора 5 при ивых ивых1.

Поскольку величина К лежит в диапазоне 0 К 1, из соотношения (2) следует, что напряжения Увых1 - Е0 и Еоп - Ео должны иметь разный знак.

При Упор -0,6 В. Увых1 +1 В и Увых° О В условия (2), (3) и (4) выполнены при Е0 Еа О, Е1 + 4 В, ,4 В, К 0,7 и п 2,

Указанные значения Е0, EI, Ез, Еоп и Упор соответствуют параметрам арсенид- галлмевых ИС серии 6500 на полевых транзисторах с затвором Шотки.

Отношение сопротивлений резисторов 8 и 9 задается значением коэффициента деления К. Их абсолютные значения следует выбирать таким образом, чтобы ток, потребляемый резистивным делителем, был значи- тельно меньше, чем входной ток в сопротивлении нагрузки.

Ширина канала выходного транзистора 5 выбирается таким образом, чтобы при напряжении затвор-исток, не превышающем напряжения отпирания барьерного перехода (около 0,8 В), его ток истока был достаточен для формирования высокого уровня выходного напряжения на нагрузке 11.

При подключении нагрузки 11 к катоду п-го диода смещения 6n (Hi на фиг.1) рези- стивный делитель 7 снижает выходное сопротивление логического элемента, которое при низком уровне выходного напряжения (транзистор 5 закрыт) определяется суммарным сопротивлением плеч делителя:

RBbix° R8 + R9.

Снижение выходного сопротивления Рвых° ограничивает коэффициент объединения по выходу М при работе логических элементов на общую нагрузку, так как выходные проводимости объединенных каскадов суммируются, и высокий уровень выходного напряжения формируется на сопротивлении

Янэф

+ M(R8 + Rg) 1r1.

меньшем сопротивления нагрузки RH, что требует увеличения ширины канала выход- 5 ного транзистора 5. Особенно существенно это при использовании логического элемента в качестве выходного каскада НС, где коэффициент объединения М может быть большим.

10 Отмеченный недостаток может быть устранен путем подключения нагрузки 11 к аноду п-го диода смещения 6П через дополнительный диод 10 (нагрузка Н2 на фиг.1). В этом Случае при формировании высокого

5 уровня выходного напряжения одним из М логических элементов, объединенных по выходу, n-ные диоды в остальных М-1 элементах оказываются закрытыми и не потребляют выходного тока от логического

0 элемента, формирующего уровень УВЫХ. Это расширяет функциональные возможности логического элемента, так как позволяет объединять по выходу большое число выходных логических элементов, используя их для

5 реализации логической функции ПРОВОДНОЕ ИЛИ.

Падения напряжений на диоде 10 и п- ном диоде смещения полностью компенсируются, если при Увых Увых1 плотности тока

0 в диодах одинаковы. Это достигается надлежащим выбором ширины диода 10.

Если условия работы исключают необходимость объединения логических элементов по выходу, первый способ подключения

5 нагрузки (к катоду п-го диода без дополни- тельногр диода) целесообразнее, так как обеспечивает большую стабильность значения Увых1 при изменениях тока нагрузки. Таким образом, заявляемый логический

0 элемент (фиг,1) обеспечивает стабильность

высокого уровня выходного напряжения

при вариациях параметров транзисторов,

температуры и сопротивлений нагрузки.

В технических характеристиках ИС пре5 дусмотрена максимально допустимая величина высокого уровня выходного напряжения; поэтому применение предлагаемого логического элемента в качестве выходного каскада обеспечивает повыше0 ние выхода годных ИС, так как уровень Увых1 ограничивается автоматически. Особенно существенно это при больших значениях коэффициента объединения по выходу М, так . как в заявляемом выходном каскаде исклю5 чается повышение уровня Увых1 при работе . нескольких выходных каскадов на общую нагрузку.

Предлагаемый логический элемент может быть использован в цифровых ИС на

полевых транзисторах с барьерным переходом, например, в ИС серии 6500 на-основе; арсенидагаллия.... ;

Ф о р м у л а и з о б р е т е н и я 1. Логический элемент цифровых интег- ральных схем на n-канальных полевых транзисторах с барьерным переходом, содержащий логический вентиль НЕ-ИЛИ, включающий нагрузочный транзистор, сток которого подключен к источнику питания, и входные транзисторы, истоки которых подг ключены к источнику постоянного напряжения, а стоки соединены с затвором и истоком нагрузочного транзистора, выходной транзистор, включенный по схеме с общим стоком, затвор которого соединен с выходом вентиля НЕ-ИЛИ, и цепочку из

Я

п диодов смещения, включенных последовательно в одном направлении, анод первого диода соединен с истоком выходного транзистора, отличающийся тем, что, с целью повышения стабильности высокого уровня выходного напряжения, в него введен резистивный делитель напряжения, одно плечо которого подключено к катоду п-го диода, второе к источнику опорного напряжения, а средняя точка к затвору одного из входных транзисторов вентиля НЕ-ИЛИ, который выполнен идентичным с нагрузочным транзистором вентиля НЕ-ИЛИ.

2, Логический элемент по п.1,отл и ч а- ю щ и и с я тем, что нагрузка подключена к аноду п-го диода через дополнительный диод. .

Фиг. I