МНОГОФУНКЦИОНАЛЬНАЯ ЛОГИЧЕСКАЯ СХЕМА В ИНТЕГРАЛЬНОМ ИСПОЛНЕНИИ Советский патент 1969 года по МПК H03K19/20 

Предложенная многофункциональная логическая схема относится к элементам вычислительной техники и может быть использована в качестве элемента памяти, задержки, регистра сдвига, логического элемента в вычислительных машинах и устройствах автоматики иа интегральных схемах.

Известные логические интегральные схемы являются большей частью однофункциоиальными, как например, схема сдвигового регистра, ячейки оперативной памяти, логические схемы типа «ИЛИ-НЕ и т. д., либо представляют собой простое объединение в одном корпусе не связанных друг с другом логических схем типа «И, «ИЛИ, «задержка с большим числом индивидуальных входов и выходов, что приводит к снижению надежности устройства, так как надежность внутренних компонентов интегральных схем значительно выше надежности внешних выводов и паек.

Предложенная многофункциональная логическая схема в интегральном исполнении, содержаш;ая триггеры, входные схемы «И-НЕ установки в «нуль и «единицу, выходные схемы «И-НЕ, управляющий триггер и управляюш,ие схемы «И, «И-НЕ, «ИЛИ-НЕ, отличается тем, что iB ней единичные входы триггеров соединены с выходами входных схем «И-НЕ установки в «единицу, одни входы которых соответственно подключены к единичным входам схемы, а вторые входы соединены с выходом управляющей схемы «И, один вход которой

подключен ко входу управляющей схемы «И-НЕ, устанавливающей управляющий триггер ,в «единицу, и к.первому управляющему входу, а другой вход-со вторым управляющим входом схемы. Единичные выходы

триггеров через выходные схемы «И-НЕ подключены к выходам схемы, вторые входы выходных схем «И-НЕ соединены с выходом управляющей схемы «ИЛИ-НЕ, соединеиной через вторую и третью управляющ е

схемы «И с выходами управляющего триггера, а вторые входы управляющих схем «И подключены к третьему управляющему входу, один неиосредственно, а другой - через управляющую схем} «II-НЕ, другой вход которой подсоединен ко второму управляющему входу и ко входам схем «И-НЕ установки триггеров в нуль, другие входы которых подключены к четвертому управляющему входу и ко входу схемы «И-НЕ установки управляющего триггера в «единицу.

Такое выполнение позволяет расщирить функциональные возможности и сократить число типов интегральных схем.

Описываемая многофункциональная логиОнавход;;м M:: vЛ

соотаетстзешю. Сл.пиичиыс Bbi.0;Uii TpHiiOpOB / через BijjxoAiibic схемы «М -НЕ .9 II управляющие ехемы «И 10, «И-IIF: // 11 ; с-оед;:не;1ы с В1)1ходами 5-8 схемы. Управ,;;;(П1, триггер «И.1И-НЕ 2 коммутиру(:т входные схемы «li- НЕ , и и вв1ходп1.1е схел:ы «И--НЕ 4. Запись информац в триггиры / осугцссгвлястся через единичные вхо- /6; считывание иисрормаци iipoiriiioс выходов 5 -8.

соотве1ч:тву1ощего кодирования вход./::...:; jHriia;ii;i на уира1 д по1Ц их входах 17-20 : единичных входах 13-16 иредлагаемую схеAiy можно настраивать на вынолнение одной нз с;:ед, основных функций: ;: 1 ячеГикн одиородиой структуры;

б)онератнвио намятн вычислительной емкостью 4 бит с координатной занисью 1 считыванием;

в)четырехразрядного иараллельного зано.Ч1нп;;ю1дего регистра;

г)четырехраз)яд11огочетырехтактно10 гдвиго ;о -о регистра (ноловнна);

д)вось.миразрядного четырехтактно;) рас 1ределнтели имнулгсов (ноловнна);

е)Д1 ухт л тного элемента задержки-- реле .Ч1И {ноловнна);

миоговходового

;;) лноговходового ;:о1Ч1чеекого Л1.

Перечлсленные фуч1кцн11 реализуются (.-лед -юн;нм образом.

Ф у Н к и Н ия ч е и к ио д I о р о д ч о 1

с т р у к т р Ы. СоВОКуННОСТЬ МНОГОфу11КНИОна,ня11,Х ,101ическ11х схем, соеднненн1 х .;у eo6oii в виде решетки, образует однородную етр ктуру. иричем каж.дая логнчеекая схема является ячейкой структуры. Сигналы ог соеедн1 х ячесК (:иан), от четырех) :||;)даются на yнpaвл(юнJ,ий вход 17. Сигналы с выходов 5-8 иоетунают, в свою очередь, на уч|)авли1ОН,не входы 17 окружаюиАнх сосед1 их ячеек, .правляющие входы исноль.зуются для : астр01 1ки ячейки структуры е иомощью уиравля10Н1,его триггера 9 на вынолнеr.iic одной нз ло1Ч1ческих функций «И -НЕ, ,тнбо «И над сигналами, поданными на унравляющий вход 17 (трнггер 9 соответственно в ну,1ево.м либо в единичном еоетояннн).

С ио.мощыо еднннчных входов J3--16 соответству10Н1,не трнггеры / устаназлнваюття is еднннчное состояние, нрп этом разрывается ггнформационная связь .между данной ячейкой Н соответствуюгцей соседней. Малнчию евязн между ячейкамн соответствуют нулевые состояния триггероз /.

О п е р а т и в м а я на м ять в ы ч и с .ч нт е л ь Н о и м а ш Н н ы е м костью 4 б и т с к о о р д Н Н а т Н о ii записью и с ч н т ыв а н н е м. Запись ннформаннн в трнггеры I, имеющейся на еднннчных входах 13-/6, нролзво.чнтся одновре.меннои нодачн е.)1ых СИ1ЧЫЛОВ иа уи|)..тяющне входы IS н 19. Считыванне зан1 санной информации осу|цест1)ляется нрн нодаче единичных енгналов на унравляющие входы 17 и 18, прн этом е выходов схе.мы 5-8 снимается прямой код. Стнранне 1 нформации пронзводнтся путем подачи едиинчных сигналов одновременно на унравляюи1ие входы IS и 20. Для увелнчення

колнчест-,а разрядов в слове необходнмо обт iVUiHHiTj неско.тыш схе.м соответетвенно но ;ход:п: 17, 18 19 н 20.

Ч е т ы р е X р а 3 р я д н ы Il н а |) а л .т L- .т ьн и 3 а 11 о м и н а ю щ н it р ет н е тр. Запись, считыванне н стнранне ииформании в отличие ОТ функцнн онератнвной намятн осущеетвляется по одной коордпнате при подаче единичного сигнала иа унравляю1дие входы 19, 17, 20. На управляющий вход 18 ностоянпо подается напряжение питания.

Ч е т- ы р е X р а 3 р я д н ы и ч е т ы р е х г а к тн ы | с д в н г о в ы и р е г- н с т р, р а с н р е д е.i н Т е л ь н м н у л ь с о в н д в х т а к т н ы i э л е м е н Т з а д е р ж к и -- реле времен и.

Для построения сдвигового регистра, раснре:1,елителя импульсов н элемента задержки - реле времени пеобходнлю соединить четное количество (мин.мум две) многофункинональньчх логнческнх схем. Принцин действия

этих устройств основан на том, что .ннфор.маиия ноочередно нереписывается из нечетных txe.M в четные н обратно. Сдвиг ннформанин осуществляется вследствие того, что выход каждого 113 четырех разрядов нечетной многофункциональной схе.мы соединяется с единнчны.м входом следуюгцего разряда четной мноI офункинональной схемы, а выход каждого 113 четырех разрядов четной схемы - с единичным входо.м соответствующего разряда печетной схе.мы. При этом в сдвнгово.м регистре и распределителе нмнульсов после каждой нереинен ннформацш нронсходнт очистка на.мятн триггеров / еоответетвующей логической схемы. Для реализации этих операн,ий

на унравляющие входы многофункциональных схем подается четырехтактная серия нмну.тьсов.

Нрн работе элемента задержки очистка на.мятн триггеров / не производится, поэтому з

этом случае достаточно двухтактной серии нмнульсов. Для выполнения указанных функций необходнмо попарно соединить единичные входы н выходы нечетной н четной многофункциональных логнческнх схем, обозначенных

соответственно с нндекеами 1 и 2, в соответствнн с таблицей 1.

Таблица 1

Единичные входы и ны.ходы I3il4il5jl6j5j6i7j, нечетной логической с.че.мы

Единичные входы и выходы 5.,6.2728.,14.1521б2 четной логической схе.пл

16 нечетной логической схемы. На е;игничнь Й вход }3 четной логической схемы подается, в зависимости от назначения, напряжение питания (сдвиговый регистр), имиульсный сигнал (распределитель импульсов) либо единичный скачок (элемент задержки). На управляющие входы 17-20 подаются тактовые импульсы TI; TZ и наиряженне питания в соответствии в табл. 2.

Т а б л II ц а 2

М н о г о в X о д о в ы е л о г и ч е с ; и е э л ем е н т ы «И-НЕ, «И. Выходы 5-5 нескольких элементов объединяются на управляющем входе 17. Если управляющий триггер 9 многофункциональной логической схемы находится в нулевом состоянии (на управляющие входы 18, 20 подано напряжение питания), то на любом из выходов 5-8 реализуется функции «PI-НЕ от переменных, поданных на управляющий вход 17. Если управляющий триггер 9 находится в единичном состоянии (на управляющие входы 19, 20 подано напряжение питания), то реализуется функция «И от тех же переменных. В последнем случае требуется предварительный сброс триггеров 1 иутсм подачи однократного единичного сигнала на управляющий вход 18.

Предмет изобретения

Многофункциональная логическая схема в интегральном исиолнении, содержащая триггеры, входные схемы «И-НЕ установки в «нуль и «единицу, выходные схемы «И-НЕ, управляющий триггер и управляющие схемы «Н, «PI-НЕ, «НЛН-НЕ, отличающаяся тем, что, с целью расширения функциональных возможностей и сокращения числа типов интегральных схем, в ней единичные входы триггеров соединены с выходами входных схем «И-НЕ установки в «единицу, одни входы которых соответственно подключены к единичным входам схемы, а вторые входы соединены с выходом управляющей схемы «И, один вход которой подключен ко входу управляющей схемы «И-НЕ, устанавливающей управляющий триггер в «единицу, и к первому управляющему входу, а другой вход - со вторым управляющим входом схемы; единичные выходы триггеров через выходные схемы «И-НЕ подключены к выходам схемы, вторые входы выходных схем «И-НЕ соедииены с выходом управляющей схемы «ИЛН-НЕ, соединенной через вторую и третью управляющие схемы «И с выходами управляющего триггера, а вторые входы управляющих схем «PI подключены к третьему управляющему входу, один неиосредстзенно, а другой - через управляющую схему «Н- НЕ, другой вход которой подсоединен ко второму управляющему входу и ко входам схем «И-НЕ установки триггеров в «нуль, другие входы KOTvipbix подключеньрк четвертому управляющему входу и ко входу схемы «Н-НЕ установки управляющего трилтера в «еднницу.