Многофункциональная логическая схема Советский патент 1975 года по МПК G06F7/00 

1

Миогофуикцноиальиая логическая схема относится к области вычислительной техники и может быть использована в качестве элемента намяти, задержки, регистра сдвига, схемы синхронизации, счетчика импульсов, дешифратора логического элемента в вычислительных машииах и устройствах автоматики на интегральных схемах.

Извести а многофункциональная логическая схема, содержан.1,ая э,тементьт «И, триггеры.

Цель изобрете1П я - упрощение устройстваЭто достигается тем, что схема содержит элемецты «ИЛИ, причем единичные выходы трнггеров соответственно соедннены с цервыми входами четырех выходных элементов «И, вторые входы первого н третьего, второго и четвертого выходных элементов «И - с нервым н вторым управляющими входами схемы, единичные входы первого и третьего триггеров подсоединены соответственно к выходам первого и второго входиых элементов «1-1, а едиппчные входы второго и четвертого Tpiirreров - к выходам первого и вто-рого элементов «ИЛИ. Нулевые входы первого и третьего, второго и четвертого триггеров подключены соответственно к третьему и четвертому управляющим входам схемы, первые входы первого и второго входных элементов «И соединены с первым н вторым единичными входами схемы, а их вторые входы - с пятым уп|)НБ, 15Х()д(П:. Первые входы нер/юго и второго элегмеитов «И,Ч11 подклюмен1 1 к вых(;д;1М первого и второго унравляюн.и1х элеMCiiTOii «И, а 1Лорые входы - к выходам Т1) и ;етвертого «И, входы KOTOpi ix нодсседпиены к шестому уиравляюн1ему входу схемы, а входы - к трет1)ел1у н четвертому единичным входам схемы соответстр.еиио. ..е выходы иервого и третьего триггеров связаны с нерBblNi и вторым ВХОЛ, НЯТОГО ВЫХО.ЧГ.ОГО 3,iCмента «И, к третьем входу которого иодключе: выход третьего ллиравляюлего элемента «И, соединенный с первым входом нервого управляюн1.его элс 01гг;; «И. Нулевые выходь первого ц TpeTi ero триггеров соединены соответственно с первым входом второго управ;1Я1он1,его элемента «И и вторым входом первого управляющего элемента «Н. Второй и третий входы вгорого управляющего элемента «Н нодключены соответственно к трет1зему и второму входам пятого выходного элемента «П.

Такое ны1 олие1;;1е нозволяет упростить схему, расиИрив этом ее функциональные возможностн.

Многофункциональна логнческая схсАга приведена Tia чертеже.

Схема содержит трлггеры 1--4. Ед ПИ1чпые выходы их сосднне1 ы с входами выходных элементов «l-I 5--8, вторые входы элементо «И 5, 7 - с управляющим входом 9, а вторы входы элементов «1-1 6, 8 - с управляющим входом 10. Выходы элементов «И 5-8 нод соединеиы к единичным выходам 11 М схе мы, пулевые входы триггеров 1, 3 - к унрав ляюще.му входу 15, а нулевые входы тригге ров 2, 4- к управляющему ъходу 16. Единичные входы триггеров 1, 3 подключены к выходам элементов «ИЛИ 17, 18, ед:1Н11чные входы тр1птеров 2, 4 к выходам элементов «II 19, 20. С входам : «ИЛИ 17 связаны выходы элементов «И 21, 22, а с входами эле.меита «ИЛИ 18 - -- вы.ходы элементов «И 23, 24. К од11нм ;i:-i 1 ходо15 злеме1ггов «II 19, 20 подеоедннен, унра1 ля1оП1,ии вход 25, а к дру|-и 1 вxoдa i - - едниичшле входы 26, 27 схемы. К одиим входам :-AieMe)iтов «И 21, 23 нодключепы единичные входы 28, 29 схемы, а к /иругим входа:м - ун1);пчляюП1,нп вход 30. К входам элемента «li 22 подключен пу.чеBoii В1)1ход триггера 2 и выход элемента «И 31, входы которого соединены е едниичны:м входом 28 и управляющим входом 32, к входам элемента «И 24 - едипичиый выход триггера 2, пулевой выход тригге)а 4 и выход элемента «И 31. Выход 33 схемы соединен е выходом элемента «И 34, к входа.м которого гюдеоедииепы едппичные выходы триггеров 2, 4 и выход элемента «PI 31. Иутем еоответствуюи1,ег() кодн 1Ова1П1я входных сигналов на уиравляюпщх входах 9, 10, 15, 16, 25, 30, 32 и едииичиых входах 26 - 29 предлагаемую схему можно настраивать иа. выиолненне одной из следующих основных функци1|: ячейки одиородиой структуры; оиеpaTHBHcii иамятн вычнслнте/плю маипппл емкостью 4 бит с иеносредственной :;апнс)1) и сч1ггы15анием н.ти ячейки и 2 бит; четыреXразрядного параллелы10 о ; а омнна1ои;его penicTjia или двух двухразрядпых 1егистров; двухразрядного четырехтакт1Юго сдвигового perHCTjia или четырехразря.тного четырехтактного сдвигового регистра {но,1овиг:а); четырехразря.июго четырехтактн1НЧ) раснре.че.чителя нмпу.тьсов и;п1 вос1)Мирг зрядиого четырехтактиого расиределителя импульсов (иоловипа); двухтактного элемента задержки--реле времени; мпоговходовых логических элементо) «И, «И-ИЕ ; двухразрядного четырехтактного счетчика импульсов; схемы спп.хроппзации нмнудьсных сигналов; полиого двухразрядного ден1нфратора. Иеречис.теииые (|)ункини ;)с;1.1нзу1()гся образол. Ф у н к н и я я ч е il к и с т р у к т у р ь. Совокунност нальиых логических схем, соедлнеипых межд собо в виде реп;етки, образхет однородную структ ру, причем каждая логическая схема яв.тяется ячейко структуры. С |1гиал1 1 от соседиих ячеек (панример, от четырех) подаются на управляюптне входы 9, 10, 25, 30. (лпналы с выхо.юз 11--14 HOCTvnaioT. в свою о:средь, на унравляющне в.коды 9, 10, 25, 30 окружаюн1их соседннх ячеек. Выход 33 схемы соединяется с управляющими входами 32 соседннх ячеек. Унравляющне входы 15, 16 иенольз ются для установки ячейкн в иу.тевое состояние нли для исключения связи двух ячеек, меж.т,у которыми находится даппая ячейка. Иалпчн о связи между ячейками соответствуют единичные состояння трнггеров ы р е X р а 3 ) я д и ы н н а р а . 3 а п о ii н и а ю щ и и р е г н с т р д Гз - X 1 а 3 р я д н ы Xр е г н я ч е и к а о п е р а т п в н о и н а м я т г. ч и с .т и т с л 1 п о и м а HI и п ы е м к о 1 б и т (и л и 2 я ч е и к и но 2 Запись 1П1формапии осуп;ествляется по o.THoii коо)динате подачей единичных сигналов па i;xo;U) 2628, при этом па унравляю1ние вхо.ты 25, 30 постунают одновременно сигналы :saHHCii. Съе.; информацнн нровод ггся путем нодачн сигналов считываиия на унравляюни1е входы 9. К) одновременно, сброс трнггеров - по.чаче сигналов на входы 15, 16 одиовре;мег по. Дли орга1 1Ьзап:1И работы схемы в качестве дихх дв храз11Я. )егистров сигналы занисп и сч)ггыпаиня 1П1формации на управляюИ1,ис оО, 32 :i 9, 0 соответствеииэ нодают раздельио. : iUUTori;4injM образом организуется ячейка онеративь) па.мятн вычислите.тьио лгашии) ем; остыо 4 бит и.-щ две ячейкн по 2 бит. Ч е т ы р е X т а к т н ы и с д в и i о в ы ii р е|- и с т р. р ; с и р е .ч е л и т е л ь н м и у ,4 ь с о J3, д в у X т а к v и ы ii э л е м е п т з а держки - реле в реме ий- Для н()ст|)оення двух)азрядног(;| четч 1рехтакт 1О1-о сдвигового ре131стра, четырехразрядного чет1 1рехтактно1о 1аспрсдсл1ггеля нмну,1ьсов, двухтактн()1Ч) элсмегга за.терж1 и --- ie;ie времен): необход ;:,1( :ionap,0 сое.чнннт) е.т1П:Ичные X(). и iibi(x;U)i м11)го(;уикпиональной логи; coOTiiCTCniii:. с табл. 1. JljiHinuni дсистзья -ка:)аиных хстропитз осован на том, 4Ti: ин(}) поочередно нее1П1сч;||,астся ; Г1счет п 1х )азрядов схе.:ы в етные н 1)). (дн:п пи Ьормацин ос чцетв,1яется iu/ie;icT3iie Toio, что един.; Ч1-1ЫЙ выод ка/1.того прсльыуще ) )азряда схемы свяan с сд11Н1гч 11)1м ходо.м пос.тсд юп1его :)а:)яа. этом Ji сд игог50.1 pciHCTpe н j)acHpeeлiггeлe :1мпу,1ьсои после ка.ж. пе|)ениси иформаиии про11схо.ч:1т О 1стка памяти соотoгoф икннclнaльiюileTCTByuinuix TpnrrcptJB ли: ()гичсско1 схс.м;,. Для )еа.1;1заип1: этих ()уики.чй на унравлящне 1,ходы схем1)1 подают чстырехтактнук ерию н.миу.нлов. Пр:1 работе элемента заержк: Tpinrepoi; 1 1 не нроВОДИТ, в этом случае достаточно двухтактной cepmi импульсов.

На единичный вход 27 подают, в зависимости от назначения, сдвигаемую информацию (сдвиговый регистр), им пульсный сигнал (распределитель имшульсов) Либо единичный скачок (элемент задержки). На управляющие входы поступают тактовые импульсы TI-Т4, единичный и нулевой уровни в соответ ствии с табл. 2.

Таблица 2 Для увеличения количества разрядов в сдвиговом регистре, распределителе импульсов или в элементе задерн ки необходимо объединить по управляющим входам 9, 10, 15, 16, 25, 30, 32 требуемое количество многофункциональных логических схем, соединенных в соответствии с табл. 1, а также соединить единичный выход 11 каждой предыдущей схемы с единичным входом 27 последующей. Многофун кциональная логическая схема может быть использована в качестве половины четырехразрядного четырехтактного сдвигового регистра, восьмиразрядного четырехтактного распределителя импульсов, элемента задержки - реле времени. В этом случае необходимо соединить четное количество (минимум две) логических схем. Сдвиг информации осуществляется вследствие того, что едпничиый выход каждого из четырех разрядов нечетной многофункциональной схемы соединяется с единичным входом следующего разряда четной многофункциональной схемы, а единичный выход каждого из четырех разрядов четной схемы - с единичным входом соответствующего разряда нечетной схемы. При этом информация поочередно переписывается из нечетных схем в четные н обратно. Для выполнения указанных функций необходимо попарно соединить единичные входы н выходы нечетной н четной многофункциональных логических схем, обозначенных соответственно с индексамн 1 н 2, в соответствии с табл. 3. Таблица 3 Единичные входы и выходы нечетной 27, 29, 26, 28, 14, 3, 12, логической схемы Единичные входы и выходы четиой логической схемы 142 13, 122 112 292 2б2 282 На единичный вход 27 четной логической схемы подают, в зависимости от назначения, сдвигаемую информацию (сдвиговый регистр), нмпульсный сигнал (распределитель нмнульсов) либо еднннчный скачок (элемент задерлски - реле времени). На управляющие входы ноступают тактовые импульсы Л,Го, Тз. 74, единичный и нулевой уровни в соответстБИИ с табл. 4.

Таил и ц а 4

IХиравляюшие входы

Т, Та Тз Т.,

Едини411 biii уровень

Нулевой iVDOBeiib Для увеличения количества разрядов следует объединнть соответствующие управляющие входы четных н нечетных схем в соответствни с табл. 3 и 4, а также соединить ед 1ннчный выход 11 каждой нечетной многофункциональн.ой схемы с еднннчным входом 27 следующей четной многофункцнональной схемы. Таким образом, многофункциональная логическая схема позволяет реалнзовать на ией функцни двухразрядного регнстра сдвига, четырехразрядного распределнтеля импульсов либо элемента задержки и дает возможность наращивать количество разрядов путем нослсдовательного соединения лпюгофункцнональных логнческнх схем. Кроме того, логическая схема может служить половиной четырсхразрядного регнстра сдвига, восьмиразрядного распределителя имнульсов либо элемента задержки, лричем для реализации перечисленных функций и узеличення количества разрядов проводят параллельно-носледовательное соедннеине многофункциональных схем. Многовходо вые логнческие элементы «И, «II-HE. На управляющий вход 16 поступает единичный уровень, н на выходе 33 реализуется функция «Н от неремеиных, поданных на входы 25-28, 32 многофункцнональной логической схемы. Состояние остальных входов многофункциональной логнческой схемы безразличное, единичные выходы 11 - 14 схемы не нспользуются. Для увелнчення количества входов схемы «И к входам 25-28, 32 выходной логической схемы подключают выходы 33 других логических схем, на входы 25-28, 32 которых подают переменные, подлежащие логическому умножению. Для реализации многовходовой схемы «И-НЕ кроме соединений, описанных для схемы «И, подают единичный уровень на входы 9, 29, 30 выходной схемы, а выход 33 выходной многофункциональной логической схемы соединяют с управляющн-м входом 15. Прн этом на выходе 13 реализуется функння «И-НЕ от переменных, ноданных па входы 25-28, 32 выходной логической схемы и.Ш на входы 25-28, 32 многофункнноналып 1х cxeiM, соединенных выходами 33 с входами 25 -28, 32 выходной многофункциональной логической схемы. Д в у .X р а 3 р я д н ы Ilч е т ы -р е х т а к т н ы ii счет ч И к н м л у .ч i с о в- Д.чя ностроеиия счетчика нмну;1ьсоБ леобходимо соедишггь едииичные входы и выходы многофункИ11оиа,чьиой .чогичсской схемы н соответствии с таб.т. 5. Г а б л и U а а ЕдЛИНЧНЫе выход ЛО 11ЧССХОЙ 1 1,)е ХаДЫ СХеМ) На унрав; яюш,ие входы много().1,иой схемы подают четырехтактную серию и.мny.ibcOB Т, А, Гз, 7. единнч.ныГ и иу.чевой ypOBuii в соответствии с таб;:. 6. Т а б . н ц а I) |Ni paBnHioi uie вход.1 I а I MCi ouaii е ал а TI (вхо.шая 1..1ьс()в) ) iI vieBoii уровень Состояние входа 29 безразличное. При таком соединении и коднрованни входов многофункциональная /югическая схема образует двухразрядиый из триггеров 1, 3, на котором нро 1сходит счет uucjjopMauuiu иос)едством элементов «И 31, 22, 24, и регистр хранения из триггеров 2, 4, иеренись ннформацнн в которые нронсходнт через s.ieменты «Н 19, 20. Онгиал иерено.ти.еиия двухразрядного счетчика (драгируется на э.мемеите «И 34 н поступает на выход 83 миого(}пч к и1онал иой логической схемы. Д.чя уве.гичсиия количества раз-рядов в счетчике объедин.чют требуеМое количество .loi uчех -ких с.хем по входам 16, 25, 15, 32, 9, 10, 30 п выход 33 каждой предыдун1ей многофуикUHOHa.iijHoii схемы соединяют с входом 28 ,1еду1ои1.ей. П о л U ы и д в у X р а з р я д и ы и д е И1 н (|)ратор. На унравляюни е ед1 ;г 1Ч1:ыс входы хемв1 нодают входные неремеииые Л|,., Л X:;, еДи11иЧ11,Й И Ну.чеВОЙ у|К)ВиП I COOTliCT-CTвии с таб,1. 7. I С 1 1алг; Нд И ч11Ы:й уровень , ;ч)ве Прп этом каждому из четырех возможных наборов входных переменных соответствует наличие сигнала на одном на единичных выходов многофункциональной логической схемы к соответствиИ с табл. 8. Т а б л к и а 8 Номер выхода, Набор ВХОДИь. перемениы.х соответсгв у loi 11, данному в-.ходнолп набору С X е -М а С и н х р о и и з а п и н п о с /i е д ов а т е .I) U о с т и и м п у л ь с н ы х с н г н а лов. HpuuujiH де11ствия схемы синхроннзании оснОВан асинхронной заииси входного сигнала 3 тр1птер 1, нереинси его в триггер 2 иервым тактовым нмну.чьсом, сннхронным сч:- тываиием iu(|jopMaHJ u с т|МНгера 2 вторы.м TaKTOBijiM jjMiiy,ibco.M с одиовремепп 51М сбросом тршчера 1, Триггер 2 затем обиу.чяется треть м такт()В1)1м и.чну.чьсомД.:|я . (jjyHKUHH схе.мы синхронизации иеобходи.мо соед Н1ит1 единичные выходы мно1чкЬункпнона,:|Ы1О1 1 ло з-1чес1 ой схемь с ее входами в соответствпн с таб.ч. 9, Т а а 9 2015 Прп iTOM иа схемы трехтактную серию ,)СОВ 7i; 7v; 7-. ,1едоваТе,П)НОСТЬ ВХ() ,1ЬСОВ А , СДиНИЧи|)И i; ,();i ур-с;вн -1 в сиответствии с таб.ч. 10. Нри этом си;1Х Ю11и.зи)()ваниые лдшу.чьсы нимают с В)1хода 12 MUoro(|)yHKUiioiia,H) хемы. Состояния (,)ст;,)Ных входов схемы езразлнЧНые, вьгходы, не ч азанные в табл. 9 10, UC иСИ().-,зу|О1ЧН. Н р е д У: с т 1 Миогофункционадьная логнческая схема, соержан1ая э.чементы «Н, тригге)ы, отличаю(аяся тем, что, с цс.иио yHiiouteuu xcipoiicT9

ва, схема содержит элементы «ИЛИ, причем единичные выходы триггеров соответственно соединены с первыми входами четырех выходных элементов «И, вторые входы первого п третьего, второго и четвертого выходных элемептов «И подключены соответственно к первому п второму управляющим входам схемы, единичные входы первого н третьего триггеров подключены соответственно к выходам первого и второго входных элементо 5 «И, а единичные входы второго и четвертого триггеров - к выходам первого и второго элементов «ИЛИ, нулевые входы первого и третьего, второго и четвертого трнггеров подключены соответственно к третьему и четвертому управляюн,им входам схемы, первые входы первого и второго входных элементов «И соединены с первым и вторым едишгчными входами схемы, а их вторые входы - с нятым унравляющим входом, первые входы первого и второго элемеитов «ИЛИ подключены к выходам первого и второго управляющих элемеитов «И, а вторые входы - к выходам треть10

его и четвертого входных элементов «И, первые входы KOTOjibix подключены к шестому управляющему входу схемы, а вторые входы- к TpeTbeN y н четвертому еднннчным входам схемы соответственно, единичные выходы первого н третьего триггеров соединены с первым и вторым входами пятого выход,ного элемента «И, к третьему входу которого подключен выход третьего управляющего элемента «И, соединенный с первым входом первого управляюн1,сго элемента «И, нулевые выходы первого и третьего трнггеров соединены соответственно с первым входом второго унравляюН1С-ГО элемента «II и вторым входом первого унрлвляюн1,его элемента «И, второй н третнн входы второго управляюнгего элемента «РЬ подключены соответственно к третьему н второму входам пятого выходного элемента «И, первый вход третьего управляющего элемента «И подключен к третьему едниичному входу схемы, а второй вход - к седьмому управляюHteMv входу.

...

U.

.Ж

-- ; Ж 1i

7f Ж

/