ЭКСТРАПОЛЯТОР ПРИРАЩЕНИЙ ДЛЯ ЦИФРОВОЙ ИНТЕГРИРУЮЩЕЙ Л\АШИНЬГ Советский патент 1969 года по МПК G06F7/64 

Изобретение относится к области цифровых дифференциальных анализаторов.

Известны экстраноляторы прирашений для цифровой интегрирующей машины с полноразрядными приращениями, работающие по формуле экстраполяции я-го порядка и с числами, запятая которых фиксировапа, содержащие регистры, сумматоры, преобразователи кода и блоки выделения значащей части числа.1

Предлагаемый экстраполятор отличается от известных тем, что вход интегратора и сумматора приращений соединен со входами первого и второго сумматоров и со входом первого регистра, выход которого связан со входом первого преобразователя кода. Выход первого преобразователя соединен со входом первого сумматора, выход которого соедииеи со входом второго сумматора. Выход второго сумматора связан со входом третьего сумматора, выход нервого сумматора подключен ко входу четвертого сумматора и к блоку выделения значащей части числа, выход которого соединен со входом второго регистра. Выход последнего соединен со входом преобразователя кода, выход которого соединен со входом третьего сумматора.

На чертеже представлена блок-схема предлагаемого экстрополятора, где:

1 - вход экстраполируемого на один шаг вперед приращения, поступающего от интегратора или сумматора приращений

7P(i + l)

2-7-блоки суммирования двух чисел в последовательном коде (сумматоры);

8 и 9 - блоки выделения значащей части числа;

}0-12-блоки преобразования кода (преобразователи) ;

13 - регистр для промежуточного хранения

УЯ; Y

разности первого порядка

АУ /

М - регистр для промежуточного хранения

разности второго порядка Ду )

15 - регистр для промелсуточного хране(«-1)р.

ния разности (п-1)-го порядка

Ду

, а

17-шина, по которой проходит приращение, полученное по формуле экстраполяции третьего порядка;

18- выход экстраполятора, работающего по формуле экстраполяции п-то порядка;

19- каналы, по которым в экстраполятор поступают управляющие сигналы из устройства управления цифровой интегрирующей машины (ЦИМ).

Блоки выделения значащей части числа предназначены для выделения в числе количества разрядов, установленного при проектировании ЦИМ.

Блоки преобразования-кода предназначены для инверсии кода и размножения знака числа. Размнолсение знака числа соответствует выравниванию весов разрядов чисел при сложении в дополнительном коде.

Регистры для промежуточного хранения УЯ; ,-.(

разностей

АЗА)Ау

служат для приема, хранения в течение одного шага интегрирования и выдачи значащих частей соответствующих разностей.

Ниже приводится алгоритм, описывающий работу предлагаемого экстраполятора приращений:

V4+2) ,l) ) ,

ДуДуАЗ

(/41) ,, )

Ду

Ду

у(-) Л

У()

Ду

Ау

где:

i - номер шага интегрирования;

п - порядок экстраполяции;

Аг/ - вес кванта подынтегральной функции;

УР

() - экстраполированное на один

Ду

шаг вперед значение приращения, вычисляемое по формуле экстраполяции л-го порядка;

yP(f+i)

- приращение интеграла или

Ду

подынтегральной функции, поступающее от интегратора или сумматора приращений ЦИМ;

у(«-1)ЛУ Л- УЛ

- разности приДу ДуДу

+ 2)

для вычисления

Ду

у p,. Приращение , поступающее на

вход 1 экстраполятора, складывается на сумУЛ

маторе 2 с инвертированным значением

Ду

проходящим через преобразователь 10 кода

W Р из регистра 13. В то же время поДу

ступает в регистр 13 и запоминается в нем

до следующего шага. Полученная с помощью

о- (,i)

сумматора 2 разность приращении

поступает на вход сумматора 3 и складываетУЛ;,1)

ся . На выходной шине 16 сумматоДу

ра 3 получается экстраполированное значение приращения, полученное по формуле экстраполяции второго порядка.

,

(11)

С выхода сумматора 2 разность

Ду

поступает на вход сумматора 4 и складыу2р;

вается с инвертированным значением ---,

Ду

проходящим через преобразователь 11 кода из регистра 14. В то же время - через

Ду

блок 8 выделения значащей части числа поступает в регистр 14 и запоминается в нем до следующего шага. Полученная на суммаузр,. JJ

торе 4 разность проходит на вход

Ду

сумматора 5 и складывается с числом, поступающим по шине 16 из сумматора 3. На выходной шине 17 сумматора 5 получается экстраполированное значение приращения, вычисленное по формуле экстраполяции третьего порядка.

-.(«-) Л,

(+1)

Аналогично разность

постуДу

пает на вход сумматора 6 и складывается с

(«-)Яг

инвертированным значением , проходу

дящим через преобразователь 12 кода из

регистра 15. В то же время -(±2) qg.

Ду

рез блок 9 выделения значащей части числа поступает в регистр 15 и запоминается в нем до следующего шага.-Полученная на суммаванным значением приращения, вычисленным по формуле экстраполяции (п-1)-го порядка. На выходе 18 сумматора 7 получается экстраполированное значение приращения

)

, вычисленное по формуле экстраполяции п-го порядка.

Количество разрядов каждого из регистров устанавливается при проектировании ЦИМ из расчета хранения разности соответствующего порядка.

Сокращение разрядности числа и затем выравнивание весов разрядов перед сложением в дополнительном коде осуществляется с помощью блоков выделения значащей части числа и преобразователя кода. Можно отметить, что выполнение блока выделения значащей части числа требует незначительного объема оборудования. Эта операция легко выполняется, например, с помощью распределенных рабочих импульсов, соответствующих разрядам выделяемой части числа и поступающих по каналам 19 из устройства управления ЦИМ.

Количество сумматоров, используемых в предлагаемом экстраполяторе, незначительно отличается от соответствующего количества в известном экстраполяторе. Количество регистров в предлагаемом экстраполяторе и в известных одинаково и составляет (п-1).

При использовании предлагаемого изобретения объем экстраполятора уменьщается благодаря уменьшению количества запоминающих элементов в регистрах.

Предмет изобретения

Экстраполятор приращений для цифровой интегрирующей машины с полноразрядными

приращениями, работающий по формуле экстраполяции п-го порядка и с числами, запятая которых фиксирована, содержащий регистры, сумматоры, преобразователи кода и блоки выделения значащей части числа, отличающийся тем, что, с целью экономии оборудования, вход интегратора и сумматора приращений соединен со входами первого и второго сумматоров и со входом первого регистра, выход которого связан со входом

первого преобразователя кода, выход первого преобразователя соединен со входом первого сумматора, выход которого соединен со входом второго сумматора, выход второго сумматора связан со входом третьего сумматора,

выход первого сумматора подключен ко входу четвертого сумматора и к блоку выделения значащей части числа, выход которого соединен со входом второго регистра, выход которого соединен со входом преообразователя кода, выход последнего соединен со входом третьего сумматора.