ТЕХНИЧЕСКАЯ "W БИБЛИОТЕКАГ. В. Москаленко Советский патент 1969 года по МПК H03M1/46 

Предлагаемое устройство предназначено для преобразования быстро изменяющихся аналоговых сигналов в цифровой код в аналого-цифровых вычислительных устройствах, си стемах в измерительной технике и т. д.

Известны схемы аналого-цифровых преобразователей, построенные на основе использования способов поразрядного или следящего уравновещивания. Также известны преобразователи с изменяющейся структурой, которые позволяют в зависимости от характера измеряемого сигнала использовать в процессе уравновешивания лучшие динамические характеристики способов: поразрядного (малое время преобразования) и следящего (высокая предельная скорость изменения входного сигнала) кодирования. Однако в известных преобразователях с комбинированной структурой не происходит улучшения динамических характеристик отдельных способов, а положительный эффект достигается или за счет некоторого снижения предельной скорости изменения входного сигнала по сравнению со схемой следящего преобразования или за счет некоторого увеличения времени преобразования по сравнению со схемой поразрядного уравновешивания.

значений, допустимых только при способе следящего кодирования, а время преобразования Даже может быть уменьшено по сравнению с Обычно применяемой схемой поразрядного уравновешивания.

Работа г редлагаемого устройства более надежна, так как в процессе уравновешивания имеется возможность исправления ошибок, возникающих из-за случайных помех. В

отличие от обычного преобразования с поразрядным кодированием изменение компенсирующей величины в нем производится только в случае, если абсолютное значение разности нреобразуемого и уравновешивающего сигналов превышает половину весового значения данного разряда.

Схема преобразователя, приведенная па чертеже, включает следующие элементы: 1 - схема сравнения; 2-блок регулирования коэффициента передачи схемы сравнения; 3 - инвертор; 4 - схема выделения модуля; 5 - цифро-аналоговый преобразователь; 6 - реверсивный счетчик; 7 - триггеры; 8 - схемы собирания сигналов; 9 - схемы совпадения сигналов; 10 - схема управления,

Основу схемы составляет обычный преобразователь с поразрядным уравновешиванием, состоящий из элементов /, 5, 7, 9, 10. Триггеры 7 его запоминающего регистра соединечика. На счетные входы триггеров через собирающие схемы 8 могут поступать сигпалы переноса из предыдущих разрядов или сигналы из схемы управления 10. Последние поступают через имеющие три входа схемы совпадения 9. Инвертор 3 необходим для формирования сигналов сложения и вычитаппя, поступающих на соответствующие щины счетчика 6. Схема 4 формирует выходной сигнал, пропорциональный абсолютному значению напряжения рассогласования, появляющемуся па выходе схемы сравнения 1. Блок 2 необходим для регулирования изменяющегося в каждом такте преобразования коэффициента передачи К. схемы сравнения / по закону Amax/2/г-г , где i - порядковый номер разряда, с которым устройство оперирует в данном такте уравновешивания.

Процесс кодирования начинается с операции сравнения входной величины с эталонным значением первого значащего разряда, которым является второй, так как первый - знаковый. Для этого сигналом со второго выхода схемы 10, поступающим на схему 2, устанавливается минимальное значение коэффициента передачи схемы сравнения. Если результат сравненияпревышает половинное значение эталона первого разряда по абсолютной величине, то на выходе схемы 4 выделения модуля появляется разрешающий сигнал, который поступает на один пз выходов схем совпадения 9. Импульс опроса, генерируемый в конце каждого такта и поступающий на все схемы 9, проходит через одну из них (открытую сигналом с выхода 2 схемы управлепия) на вход второго триггера счетчика 6 и производит прибавление или вычитание единицы в зависимости от сигналов на шинах «-|- и «- к числу, содержащемуся в первых двух разрядах счетчика. Дальнейшие такты кодирования выполняются аналогично при. нарастающей разрядности реверсивного счетчика и увеличивающемся по двоичному закону коэффициенте передачи схемы сравнения.

Такой порядок изменения состояния триггеров запоминающего регистра позволяет легко устранять динамические погрешности из-за изменения входного сигнала в процессе кодирования и из-за инерционности элементов схемы, а также погрешности вследствпе случайных помех, возникающих в процессе прёобра зования.

Возможность последующей компенсации дипамических погрешностей позволяет значительно сократить время преобразования путем уменьшения времени одногё Ьравнения до такой величины, когда погрешность из-за инерционности элементов схемы достигает нескольких единиц младшего разряда. Исправление этой погрешности производится в течение последних нескольких тактов преобразования, выполняемых при нормальном (несокращенном) времени такта. Следует также отметить, что в данном устройстве требуется меньшее на единицу число тактов кодирования, .чем в обычном поразрядном преобразователе.

Таким образом, время преобразования в предлагаемой схеме может быть уменьшено по сравнению со схемой поразрядного уравновешивания как за счет сокращения времени первых тактов кодирования, так и за счет умепьщепия количества этих тактов на единицуДопустимая скорость изменения входного сигнала ввиду возможности исправления динамических ошибок в процессе нреобразования такая же, как и при следящем кодировании. Требования к точности выполнения операции изменения коэффициента передачи схемы сравнения невысоки ввиду того, что возникающая погрешпость устраняется в процессе преобразования наряду с динамической и случайной погрешностями.

Предмет изобретения

Аналого-цифровой преобразователь, содержащий цифро-аналоговый преобразователь, схему сравнения, реверсивный счетчик, логические схемы и схему управления, отличающийся тем, что, с целью уменьшения динамических погрешностей и сокращения времени преобразования, он содержит блок регулирования коэффициента передачи схемы сравнения и схему выделения модуля, причем выходы схемы управлепия, кроме первого, соединены со входами блока регулирования коэффициента передачи схемы сравнения, прямой и инвертированный выходы которой через схему выделения модуля подключены к управляющим входам схем совпадения.

N

П-1

импульсы опроса

n-f

Nt

Г

2

ГО