Следящий аналого-цифровой преобразователь Советский патент 1986 года по МПК H03M1/48 

выходе элемента 15 И будет сформирован единичный сигнал-признак ошибки преобразования, который анализируется процессором. При систематическом появлении какого-либо из сигналов признака рассогласования

Изобретение относится к технике ртепрерывно-дискретного преобразования и предназначено для построения следящих аналого-цифровых преобразователей подекадного уравновешивания с параллельньм контролем результата кодирования повышенного быстродействия.

Цель изобретения - повышение быстродействия и достоверности осуществления контроля результатов кодирования .

На фиг,1 представлена блок-схема следящего аналого-цифрового устрой- ства; на фиг.2 - блок-схема логического блока.

Следящий аналого-цифровой преоб- )азователь содержит входную шину 1, )днодекадные цифро-аналоговые преобразователи 2-1..,2-п и источники опорного; напряжения 3-1...3-п, пер зые компараторы 4-1...4-П, вторые компараторы 5-1.,.5-п, логические блоки 6-i...6-n, первые элементы И 7-1...7-П, вторые элементы И 8-1...8-П5 третий элемент И 9, однодекадные реверсивные счетчики 10-1 ... 10-п, триггеры I1 -1 ... 11-п, тактовый генератор 12,, элементы НЕ 13-1.,,3-(п-1) первой группы, четвер1Ъ й элемент И 14; пятый элемент И 15, шестые элементы И 16-,, 6-п, счетчик 17j элементы НЕ 18-1 ., ..18-п второй группы, шину 19 запуска, ишну 20 сигнала конца измерения, шину 21 сигнала ошибки. Логические блоки 6-1...6-п выполнены па элементах НЕ 22, ИЛИ 23, задержки 24.

Устройство работает следующим )бразом.

В исходном состоянии ВЫХОДН)1е

;игналы триггеров li-l.,.tl-n и шементов И i 6 1. . . равны О. Тем ;амы1 1 блокируется передача такто- ;ых сигналов через элементы И 7-1.. -п и 8-I , . . 8-п на соответ1:твуюпие

на первом выходе логических блоков 6-1... совместно с сигналом ошибки могут быть приняты меры по устранению отказа. При случайном сбое ошибочный результат в пропессор не считывается. I з.п. ф-лы, 2 ил.

0

5

0

5

0

0

5

входы однодекадных реверсивных счетчиков 10-1..,10-п. Содержимое счетчика 17 однодекадных реверсивных счетчиков 10-...0-п в исходном состоянии произвольно.

По сигналу запуска (и1и- на 19) триггера I I -1 ... 1 . -п уста- навлтиваются в единичные состояния, деблокируя элементы И 16-1,,,16-п.

АЦП работает по принципу уравновешивания измеряемой величины подекадно (декадами различных ступеней) изменяющимся напряжением, фор- мируем1)1м однодекадными, различного разряда ЦАП 2-1...2-П5 управляемыми соответствующими однодекадными реверсивными счетчиками 10-1...10-п. Выходное напряжение ЦАП каждого последующего более младшего разряда сум {ируетс.я с напряжениями ЦАП предыдущих старших разрядов,

В процессе уравь овешивания на выходе каждого из ЦАП устанавливается напряжение, эквивалентное значениям соответству101дих десятичньгх разрядов кода измеряемой величины.

К выходу каждого из подключены два компаратора 4-1 и 5-i, г де ...п.При этом опорное напряжение каждого компаратора 5 смещено относительно напряжения ЦАП на величину напряжения, эквивалентную единице данного разряда ЦАП. Напряжения смещения заданы источниками 3-1... 3-п.

Каждый компаратор выдает еди- HH4HE;rft сигнпл, если напряжение на его опорном входе превьпиает измеряемое или равно ему.

Каждая пара компараторов 4-1 и 5-1 контролирует рапенство или неравенство измеряемой вешичины установленному значению уравновешивающего напряжения на уровне значений соответствующих разрядов кода, полученных в предыдущем цикле преобразования а тпкжс этому же напряже

ниго ЦАП, но увеличенному на величину, равную

Если текущее очередное эначенне данного и более старших разрядов кода измеряемой величины осталось равным полученному в предьщущем отсчете (цикле преобразования), то компаратор 4 (на выходе данного ЦАЛ) сохраняет неизменным нулевое значение своего выходного сигнала, а компаратор 5 - единичное значение.

Сигналы компараторов анализируются в логических блоках 6-1...6-П. Если сигнал компаратора 4-i нулевой, а компаратора 5-i единичный, то на первом выходе логического блока 6-i сигнал равен нулю (сигнал признака нулевого рассогласования). Этим нулевым сигналом, переданным через элемент И 16-i, блокируется передача тактовых сигналов генератора 12 через элементы И 7-а и 8-1 в счетные ,цепи реверсивного счетчика 15-1, управляющего данньм ЦАП.

Если очередное текущее значение измеряемой величины превьшает опорное напряжение, установленное в предьщущем цикле отсчета на входе компаратора 5-1 данного ЦАП 2-1, то этот компаратор 5-1 изменяет вы- ходной сигнал на нулевой. На первом выходе соответствующего логического блока 6-1 при этом появляется единичный сигнал (нулевой сигнал компаратора 5-1 инвертируется элемен том НЕ 22), которым элементы И 7-1 и 8-1 подготовлены к передаче так- ТОВЁ1Х сигналов. При указанном превышении уравновешивающего напряжения измеряемым (недокомпенсации измеря- емого напрюкения) на уровне данного разряда кода сигналом соответствующего компаратора 5-1, инвертирован- ным на единичный элементом НЕ 22 данного блока анализа и переданным с второго выхода этого логического блока 6-1 анализа в связанный с ним элемент И 7-1, разрешается передача тактовых сигналов на вход прямого счета данного счетчика iO-i. По так- товым сигналам начинается увеличение напряжения ЦАП 2-1 данного разряда. С появлением единичного сигнала компаратора 5-1, включенного в цепи ЦАП данного, разряда, сигнал признака рас согласования на первом выходе логического блока 6-1 становится нулевым блокируется передача тактовых сиг

налов на вход прямого счета счетчика данного ЦАП и рост уравновешивающего напряжения ступенями данного разряда прекращается.

Если текущее значение измеряемого напряжения оказалось меньше напряжения ЦАП 2-1 данного разряда, установленного в предыдущем цикле, то выходные сигналы компараторов 4-1 и 5-1 на выходе данного ЦАП 2-1 станут единичньми. При этом соответствующий логический блок 6-1 на своем первом выходе также формирует единичный сигнал признака рассогласования. Но из-за перекомпенсации единичным сигналом соответствующего компаратора 4-1, переданным через третий выход данного логического блока 6-1 в подсоединенный к этому выходу элемент И 8-1, разрешается передача тактовых сигналов на вход обратного счета счетчика 10-1, управляющего данным ЦАП. Напряжение на выходе этого ЦАП 2-1 по мере поступления тактовых сигналов начинает уменьшаться. Когда это напряжение станет меньше измеряемого, соответствующий компаратор 4-1 изменяет единичный сигнал на нулевой, блокируется поступление тактовых сигналов на вход обратного счета данного однодекадного реверсивного счетчика 10-1,и уравновешивание на уровне данного разряда кода завершается .

С завершением уравновешивйния в предалах данной декады и изменением сигнала признака рассогласования с единичного на изшевой на выходе элемента И 16-i переключается по третьему входу соответствующий триггер 11-1, который блокир Ует связанный с, ним элемент И 16-1. Это исключает возможность колебательного процесса в случае шума и позволяет зафиксировать установившееся значение кода для его последующего считывания из однодекадных реверсивных счетчи- ков в процессор. Элемент НЕ 18-1 предназначен для получения требуемого логического значения 0-1.сигнала переключения триггера по третьему входу.

При рассогласовании в пределах декады предьщутцего старшего разряда единичный сигнал признака этого рассогласования на первом выходе логического блока 6-1 анализа в данной декаде инвертируется соответствующим элементом НЕ 13-(1-1), Нулевой сигнал элемента НЕ 13-(1-г) при этом блокирует возможность уравновешивания в пределах декады соседнего младшего разряда до завершения уравновешивания в пределах декады предгедущего разряда. Кроме того, сигналы элементов НЕ I3-(i-I) подготавливают соответств ующие элемен- ть I6-i к работе (блокируют или деблокируют их) до появления сиг нала запуска.

В продессе уравновешивания возможно изменение знака рассогласовани в отдельных разрядах по мере измене- шш напряжения ЦАП предащущих старших разрядов. При этом изменяются логические значения выходных сигналов соответствующих компараторов 4-i и 5-1 с сохранением единичного сигнала признака рассогласования на первом выходе соответствующего логического блока. При указанн ом изменении сигналов компараторов возможен кратковременный паразитный импульсный выброс на выходе элемента ИЛИ 23 блока анализа. Для его устранения и исключения тем самым его передачи в другие элементы устройства в логическом блоках 6-1 ис- пользован элемент задержки 24. Длительность задержки элемента 24 правы шает несколько продолжительность паразитного импульса с тем, чтобы его появление не привело к изменению установленного единичного сигнала на первом выходе данного логического блока.

Сигнал признака рассогласования младшего разряда кода после запус- ка /ШП через элемент И 15 передается на ншну 20. Изменение единичного значения этого сигнала на нулевое является признаком конца цикла преобразования. По этому сигналу код измеряемой величины с выходов всех счетчиков 10-1 ... 10-п . считывается в процессор. После завершения считывания процессор формирует очередной сигнал запуска АЦП.

Очередной цикл преобразования после поступления сигнала запуска начинается лишь при наличии сигнала рассогласования хотя бы в блоке анализа младшего разряда.

С началом нового цикла преобра- 31эвания и появлением единичного сигнала на выходе элемента И 9 разрешается передача тактовых сигналов через элемент И 14 на вход счетчика 17 емкость которого равна максимально возможному числу тактов уравновешивания АЦП, увеличенному на единицу. С появлением нулевого сигнала конца измерения подсчет тактовых сигналов счетчиков 7 прекращается и при очередном запуске АЦП этот счетчик сбрасывается в нулевое состояние.

При переполнении счетчика I7 и наличии единичного сигнала элемента И 9 на выходе элемента И 15 формируется единичный сигнал (признак ошибки преобразования), который анализируется процессором. При систематическом появлении какого-либо из сигналов признака рассогласования (первый выход блоков 6-1...6-П совместно с сигналом ошибки) могут быть приняты меры по устранению отказа. При случайном сбое ошибочный результат в процессор не считывается.

Формула изобретения

1.Следящий аналого-цифровой преобразователь, содержащий тактовый генератор, первую декаду преобразования, выполненную на первом и втором элементах И, триггере, однодекад- ных реверсивном счетчике и цифроана- логовом преобразователе, первые входы которого соединены с выходами од- нодекадного реверсивного счетчика, а выход - с первым входом первого компаратора, второй вход которого является входной шиной, выход второго элемента И соединен с первым входом однодекадного реверсивного счетчика, отличающийся тем, что, с целью повьштения быстродействия и достоверности результатов преобразования, в него введены п-1 элементов НЕ первой группы, третий, четвертый н пятый элементы И, счетчик, п-1 декад преобразования, выполненных аналогично первой, а в каждую 1-ю декаду преобразования введены шестой элемент И, элемент НЕ второй группы, второй компаратор, источник опорного напряжения, логический блок, первый вход которого соединен с выходом первого компаратора, второй вход - с выходом второго компаратора,первый, вход которого является входной шиной, второй вход через источник опорного напряжения соединен с выходом

однодекадного цифроаналогового преобразователя, второй вход которого, кроме однодекадного цифроаналогового преобразователя п-й декады преобразования, где п - старшая декада преобразования, соединен с выходо дифроан-алогового преобразователя (1+1)-й декады преобразования, при этом первый выход логического блока соединен с первым входом шестого элемента И, второй вход которого, кроме элемента И п-й декады преобразования, через элемент НЕ первой группы соединен с первым выходом логического блока (1+1)-й декады преобразования, третий вход объедииен с первым входом триггера и соединен с его инверсным выходом, вторые входы триггеров всех декад преобразования объединены между собой и с первым входом счетчика и являются шиной Запуск, третий вход триггера каждой декады преобразования соединен с выходом элемента НЕ второй группы, вход которого объединен с первыми входами первого и второго элементов И и соединен с выходом шестого элемента И, причем выход первого элемента И соединен с вторым входом однодекадного реверсивного счетчика, второй вход соединен с вторым выходом логического блока, третий выход которого соединен с вторым входом второго элемента И, третий вход которого объединен с третьим входом первого элемен Р г.

Составитель А.Кузнецов Редактор Т.Митейко Техред И.Верес Корректор.

Заказ 2297/58 Тираж 816Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

та И i-й-декады преобразования и третьими входами первых и вторых элементов И (i+l)-x декад преобразования, первым входом четвертого элемента И и соединен с выходом тактового генератора, второй вход четвертого элемента И объединен с первым входом пятого элемента И, соединен с выходом третьего элемента И и является шиной сигнала Конец измерения, выход четвертого элемента И соединен с вторым входом счетчика, выход которого соединен с вторым входом счетчика, выход которого соединен с вторым входом пятого элемента И, выход которого является шиной Сигнал ошибки, первый выход .. третьего элемента И соединен с инверсным выходом триггера первой декады преобразования, второй вход - с первым выходом логического блока первой декады преобразования.

2. Устройство по п. 1, о т л и - чаюшееся тем,что логический блок выполнен на элементах задержки НЕ, ИЛИ, первьш вход-которого является первым входом и третьим выходом логического блока, второй вхо соединен с выходом элемента НЕ и является вторым выходом логического блока, вход элемента НЕ является вторым входом логического блока, певым выходом которого является выход элемента задержки, вход которого подключен к выходу элемента ИЛИ.

Изобретение относится к технике непрерывно-дискретного преобразования и предназначено .для построения следящих аналого-цифровых преобразователей подекадного уравновешивания с параллельным контролем результата кодирования повьшенного быстродействия. Изобретение позволяет повысить быстродействие и осуществить контроль результатов кодирования за счет введения в следящий аналого-цифровой преобразователь, содержащий тактовый генератор 12, первую декаду преобразования, первый компаратор, П- элементов НЕ 18-1...18-(п-1) первой группы, третьего 9, четвертого 14, пятого 15 элементов И, счетчика 17, п-1 декад преобразования. С началом нового цикла преобразования и появлением единичного сигнала на выходе элемента 9 И разрешается передача тактовых сигналов через элемент 14 И на вход счетчика 17, емкость которого равна максимальному числу TajcTOB уравновешивания. С появлением нулевого сигнала конца изменения подсчет тактовых сигналов счетчиком 17 прекращается.-При переполнении счетчика 17 и наличии идентичного сигнала элемента 9 И на i (Л С wujEZ 18-/ |уг./