Следящий аналого-цифровой преобразо-ВАТЕль Советский патент 1981 года по МПК H03K13/02 

(54) СЛЕДЯЩИЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к вычислительной и измерительной технике и может быть использовано в автоматизированныхсистемах управления техно логическими процессами и системах автоматизации научных исследований. Известен след51щий аналого-цифровой преобразователь (САЦП), содержащий блок сравнения, генератор тактовых импульсов, реверсивный счетчик, цифроаналоговый преобразователь и, кроме того, по две линии задержки и по два элемента И на кажда й разряд реверсивного счетчика, кот счА«е позволяют форсировать из данвиия младших разрядов п;ри увелнченин сигнала рассогласования на входе .блока сравнения и тем самьвл поклсит ъ быстр действие преобразователя II. Недостатками прототипа явпя« тся} большая погрешность преобразования, особенно в такте, следующем за тактом, в котором произоито перерегулирование,- т. е. смена ответов сравнения, обусловленная теМ, что no ле перерегулирования подбор оптикюль ного шага уравновешивания осуществляется с минимального его значения низкая достоверность выдаваеюлх кодов: так как.сравнение с границами отрезка здесь разделено во времени, то при преобразовании изменяющихся сигналов преобразователь может указывать один отрезок,а сигнал, выйдя,за fero границы, будет в другом отреЗке. Цель изобретения - уменьшение погрешности преобразования и повьшение достоверности вьщаваемых кодов. Поставленная цель достигается тем, что в следящий аналого-цифровой преобразователь,, содержащий генератор тактовых импульсов, первый блок сравнения, первый аналоговый вход которого соединен с шиной входного сигнала, а второй аналоговый вход соединен с выходом первого цифроаналогового преобразователя, аналоговый вход которого соединен с выходом источника эталонного напряжения, цифровые входы первого Цифроаналоговоро преобразователя соединены с выходами триггеров реверсивного счетчика, введены второй и третий блоки сравнения, второй цнфрбаналоговый преобразователь делитель напряжения на два, аналоговый ключ, счетчик, триггер дополнительного старшего разряда счетчиков, триггер, четыре логических блока, четыре группы злементов И, две линии задержки, причем первые аналоговые входы второго и третьего блока сравнения соединены с шиной входного сиг нала, а выходы всех трех блоков срав нения соединены соответственно с первым, вторым и третьим входами пер вого логического блока, управлякицие входы всех трех блоков сравнения с jinixonoM генератора тактовых импуль сов, второй аналогош:1й вход второго блока сравнения соединен с первшл входом делителя напряжения на два и с выходами аналогового ключа, пе|жый аналоговый взсод которого соединен с выходом источника эталонного напряже ния и с аналоговш4 BxofliOM втсфого цифроаналогового преобразователя, вт рой аналоговый вход соединен с выходом второго Ш1фроаиалогового преобразователя, аналоговый вход первого блока еравиения соединен со вторым входом делителя напряжения на два, второй аналоговый вход третьего блока сравнения соединен с выходом делителя напряжения на два, первый, второй, третий, четвертый {зосод первого логического блока соединены соответственно с первым, вторьМ| третьим и четвертым входами вто рого и третьего логических блоков, пятые входы второго и третьего логических блоков соединены с -выходом |р1ОСледнего разряда распределителя им пульсов, шестой вход второго логичес кого блока соединен с выходом первой линии задержки и со.входом второй линии задержки, выход КОТФРОЙ соединен с шестым входом третьего логического блока, вход первой линии задержки соединен с выходом генератора тактовых имйульс.ов, седьмой вход вто рого логического Ълока соединен с единичным выходом триггера, единичны и нулевой входы которого соединены соответственно с первым и вторым выходами четвертого логического блока, первая группа входов которой соединена с выходами разрядньлх триггеров реверсивного счетчика и с первыми входами элементов И первой группы, вторая группа входом четвертого логического блока соединена с выходами разрядных триггеров счетчика, кроме дополнительного старшего разряда, с цифровыми входами второго цифроанало гового преобразователя и с первыми входами элементов И второй группы, а третий вход соединен с выходом генератора тактовых импульсов, при этом единичный выход триггера дополнительного старшего разряда счетчика соединен с управляввдим входом ана логового ключа, выходы элементов И первой группы соединены с установочными входами разрядных триггеров счетчика, кроме триггера дополнитель ного старшего разряда, а-выходы эле/лентов И второй группы соединены с установочными входами разрядных триг геров реверсивного счетчика, первый и второй выхода второго логического блока соединены соответственно со .входом сдвига вправо и со входом сдвига влево на один разряд распределителя нмйульсов, третий и четвертаай выход второго логического блока соединены со входами элементов И соответственно первой и второй групп, крсше того, третий выход Второ1« логического блока соединен с HyniSBt BXQfl Mtt триггера дополнительного CTiMpmet разряда счетчика, первый и второй выходы третьего логического блока соединены соответст- . венно со входами установки слОже§щя и вьЕчитания реверсивного счетчика, третий и четвертый выхолил третьего логическогб блока соединены со вторьвви входами элементов И соответственно третьей и четвертой групп, первые вхр0}л фторых соединены с выходами соответствующих разрядов распределителя импульсов, выхода эаем&нтов И третьей группы соединены со счетными входами триггеров соответствуювщх разрядов реверсивного счетчика, выходы элементов И четвертой.группы соединены со счетными входами триггеров соответствующих разрядов счетчика, кроме триггера дополнительного старшего разряда. На фиг. 1 представлена структур- ная электрическая схема следящего аналого-цифрового преобразователя. Устройство содержит первый, второй и третий блоки сравнения 1, 2 и . 3, первый, второй третий и четвертый логические блоки 4-7, источник эталонного напряжения 8, первый и второй цифроаналоговые преобразователи 9 и 10, генератор тактовых импульсов 11, делитель на два 12, распределитель импульсов 13, первая и вторая-ЛИНИИ задержки 14 и 15, триггер 16, аналоговый клич 17,реверсивный счетчик 18, Ьервая, вторая, третья и четвертая группа элементов И 19 - 22, дополнительный стасйшй разряд счетчика 23, разрядные триггеры 24 счетчика 25, шина входного сигнала 26. Одна.из возможных реализаций четвертого логического блока 7 (фиг.1 ) представлена на фиг. 2., Этот логический блок предназначен для определения половины отрезка и содержит четыре группы элементов И 27 - 30 и два элементы ИЛИ 31 и 32, причем первые входы элементов II 21 и 26 соединены соответственно с нулевыми и единичньаяи выходами триггеров соответствующих разрядов счетчика 25 (фиг. 1) через вторую группу входов, а первые . Входы элементов И 29 и 30 соединены соответственно с нулевыми и единичными выходами триггеров соответствующих разрядов реверсивного счетчика 18 (фиг.1)через первую группу входов. Вторые входы элементов К 21 к 28, подсоединенных к младшему разряду 25, соединены с третьим входсм логического блока, а вторые входы остальных элементов И .27 и 28 соединены с выходами соответствующих элементов И 29 вторые .входы элементов И 29 и 30 соединены с выходами соответствушцих элементов И 27, выходы элементов И 28 соединены с соответствующими входами элемента ИЛИ 31, выход которого соединен со вторым выходом логического бЯока, выходаз элементов И 30 соединены с соответствуювшми входами элемента ИЛИ 32, выход которого соединен с первым выходом логического блока. Четвертый логический блок 7 определяет, в каком из счетчиков 18 и 25 соответствующих нижней и верхней границе отрезка, находится самая пра вая единица, и если она находится в счетчике 25, то на втором выходе появляется сигнал,- означающий, что данный отрезок является нижней половиной предьадущего (большего)отрезка. Если же самая правая единица находит ся в реверсивном счетчике 18, то на первом выходе четвёртого логического блока 7 появляется сигнал, означающий, что данный отрезок является вер ней половиной предыдущего большего) отрезка. Введем следующие обозначения сигнсшов:. Si - выход i-го блока сравнения, равный единице, если ,(Ь - сигналы соответственйо на первом, втором, третьем и четвертом выходах первого ло гического блока 4 (фит.1)} oL 1, если входной сигнал находится вьлае верхней гранаты отрезка; ( 1, если входной сигнал находится в верхней половине отрезкасГ 1 f если входной сигнал находится в нижней половине отрезкаА 1 если входной сигнал находится ниже нижней грайИЩй Ьтрезка (V - сигнал на выходе п&р&Ш ий НИИ задеряшн 14 (фиг Л) г ft - сигнал на выходе (Ой линии задержки W - сигнал с триггера 16,1, если данный отрезок является верхней половийснй np€iE3WiytE fo (большеrojотрвэкаf VI - сигнал, поступающий на пш%1е входа второго и третьего /югических блоков 5 и 6f причем И 1, если млада1Ий разряд распре делителя импульсов 13 ся в нулевом состоянии f .- сигнал на ч -ом выходе второГО логического блока 5; f.j - сигнал на i-oM выходе третьего логического блока 6. Тогда выражения для выходных сигалов логических блоков 4,5 и 6 имеют ид: --«.а-Т--52.5з;сГ--5 5,;р,-.3,; f2г%,((/), «a,,-%()i ,, 31-У ia,a-p); (TfiVfi); ЧШ. сущность изобретения заключается в том, что для поиска сигнала используется отрезок, т. е. область между двумя образцовыми уровнями, а не один уровень,-как в болыиинстве существующих следящих преобразователей. В зависимости от з{Качения входного сигнала величина этого отрезка, смещающегося в пространстве, может уменьшаться и увеличиваться вдвое относительно своего прежнего значе- . ния, что позволяет следить за изменяющимся сигналом. Кроме того, для использования преимуществ поразрядного метода удвоение отрезка происходит с учетом ТОХЧ5, какой половиной (верхней или нижнейJпредыдущего (большего) отрезка является тё.кущий отрезок. На фиг. 3 приведен пример предлагаемого алгоритма преобразования изменяющихся сигналов, использующего отрезки образцовой шкгшы. На фиг. 3 отрезки обозначены своими границами,например,отрезок 8,12 имеет нижнюю границу, равную 8, и верхнюю границу, равную 12. Алгоритм преобразования сводится к следующему. Если входной сигнал выходит за текущий отрезок cBepxy(dL 1) и при этом текущий отрезок является верхней половиной () (у|цего (большего) отрезка, то войяй отрезок получается путем подъеме и удвоения текущего отрезка. НШ1ример, если сигнал вышел сверху за отрезок (6,8) , является верхней половиной отрезкй(4,8), то новьЕК отрезок будет (S,12l Воли входной сегнал эьакодкт за текущий отрезок свер (j.) и при этом текущий отрезок е&ляется нижней половиной (5v) предыоущегчэ отрезка, то йовый отрезок получается путем подъёма текущего отрезка (без удвоения) . Напримерf если сигнал вышел сверху за отрезок (4,6), который является нижней половиной отрезка (4,8) то новый отрезок будет (6,4). ЕСЛИ входной сигнал выходит за текущий отрезок снизу (|Ъ) и при этом текущий отрезок является нижней половиной (W) предьщущего отрезка, то новый.отрезок получается путем спуска и удвоения текущего отрезка. Например, если сигнал выпел снизу за отрезок (4,6), который является нижней половиной отрезка(4,8), то новый отрезок будет (0,4). Если входной сигнал выходит за текущий отрезок снизу (р).и при этом текущий отрезок является верхней половиной (W) предыдущего отрезка, то новый отрезок получается путем спуска (без удвоения) предьщущего отрезка. Например, если сигнал вышел снизу за отрезок (6,8), который является верхней половиной отрезка (4,8), то новый отрезок будет(4,6). Если же сигнал находится внутри текущего отрезка, то новый отрезок получается путем деления текущего отрезка пополам с учетом половины, в которой находился сигнал. Например, если сигнал находится где-то в верхней половине (у) отрезка (4,8), то новый отрезок будет (6,8). Таким образом, очевидно, что для реализации предлагаемого алгоритма слежения необходимо иметь два образцовых уровня, соответствующих границам отрезка, и еще один уровень, соответствующий середине отрезка, и такое же количество блоков сравнения Использование поразрядного алгоритма, положенного в основу предлагаемого .алгоритма слежения, дает ряд преимуществ. Во-первых, если предста вить границы уровней (фиг.З) в двойной системе счисления, то будет видно, что при слежении за. сигналом, изменяющимся с большой скоростью(несколько квантов за такт), младшие разряды границ о- резка равны нулю и не меняются,- что можно учесть при выдаче кода и тем самым сократить число избыточных данных. Заметим чт текущая величина отрезка несет инфор мацию о скорости изменения сигнала. Во-вторых, ни одна граница ни одного из отрезков независимо от скорости входного сигнала не выходит за грани цы диапазона изменения сигнала, что позволяет не уменьшать этот диапазон Следует заметить, что в п-разрядном цифроаналоговом преобразователе формируются уровни от О до 2 -1. Как видно из фиг. 3, для работы предлага МО го САЦП нужен и у.ровень 2 , используе1ушй в качестве верхней гранищй, поэтому в счетчике 25 (фиг. 1) , используемом в. качестве регистра верхней границы, добавлен старший ра ряд 23, которь1й при своем единичном, состоянии обеспечивает с помощью клю ча 7 подключение ко второму входу блока сравнения 2 непосредственно с выхода источника эталонного напряжения 8, минуя второй-цифроаналоговыШ преобразователь 10. Для реализации предлагаемого алгоритма необходимо установить правило, позволяющее определить, какой же половиной предьвдущего (большего отрезка применено следующее правило, полученное на основе анализа двоичных кодов границ отрезка: еслиправая единица в регистре нижней границы (25- фиг. 1) находится в более младшем разряде, чем правая единица в регистре нижней границы (18 - фиг.1) то 1 нижняя половина;, если на- . оборот, то (верхняя половина). Это правило и реализуется четвёртым логическим блоком 7 (фиг.2). Счетчик 25 работает в режиме сложения. Выходной код можно снимать с реверсивного счетчика 18 (фиг.1), на котором зафиксирована величина нижней границы, отрезка, содержащего сигнал, а информацию о величине текущего отрезка, о погрешности пре-1 образования и о скорости изменения входного сигнаша, можно получить с распределителя импульсов 13. Как видно из фиг. 3, в максимальный отрезок (0,16) , охватывающий весь диапазон изменения сигнала, преобразователь не возвращается, поэтому начинать преобразование можно с одного из отрезков(О,8) или (8,16), при этом можно удалить старший разряд-распределителя иишульсов и соединенные с ним элементы И 21. и 22. Если-входной сигнал находится внутри минимального отрезка, то никаких действий в преобразователе не производится. Устройство работает следующим образом. Предположим, что сигнал начальной установки (на фиг.1 не показан) устанавливает в распределителе импульсов 13 код 10...О, в реверсивном счетчике 18 код 0...0 и в счетчике 25 код 10...О, при этом на выходах первого 9 и второго 10 цифроаналоговых преобразователей устанавливаются образцовые уровни, соответствунхцие границам отрезка, а на выходе делителя на два 12 .формируется уровень, соответствунадий середине отрезка. С приходом тактового импульса от генератора тактовых импульсов 11 на управляющие выходы блоков сравнения 1,2 и 3 происходит сравнение входного сигнгша с образцовьвии уровнями, сигналы с блоков сравнения 1 - 3 расшифровываются первым логическим блоком 4, этот же тактовый сигнал с помседью четвертого логического блока 7 определяет, какой половиной является текущий отрезок, и устанавливает соответствующий признак W на триггере 16. С выхода первой линии задержки 14 тактовый сигнал поступает на второй логический блок 5, который производит следующие действия: во-первьох, если с первого логического блока 4 приходит сигнал if или У,т. е. входной сигнал находится внутри отрезка, и при этом отрезок не является минимальным т. е. младший разряд распределителя импульсов находится в состоянии О, то производится сдвиг вправо f 1() на один разряд единицы в распределителе импульсов, тем самым подготавливается уменьшение величины отрезка в два раза; во-вторых, если с первого логического блока 4 приходит сигнал

р) , т. е. входной сигнал находится ниже нижней границы, и при этс текущий отрезок является нижней половиной предыдущего (w) или же если с первого логического блока 4 приходит сигнал d. f т. е. входной сигнал находится выше верхней границы, и при этом текущий отрезок является верхней половиной предыдущего, то производится сдвиг влево (51) один разряд единицы в распределителе импульсов 13, тем самым подготавлива ется удвоение величины отрезкаj в третьих, если приходит сигнал или S или и при этом отрезок .не является минимальным,то появляется сигнал f. на третьем выходе второго логического блока 5), осуществляющий перепись информации с реверсивного счетчика 18 в счетчик 25, и при этом обнуляется дополнительный старший разряд 23 счетчика 25, тем самым начинается смещение отрезкаj в-четвертых, с приходом сигнала d. вырабатывается сигнал о,д осуществляющий перепись содержимого счетчика 25 в реверсивный счетчик 18, т. е. начинается подъем текущего отрезка. При появлении на выходе первого логического блока 4 сигналов -у или f с помощью сигналов или f,. (пост пающих с первого или второго выхода третьего логического блока 6) производится соответственно установка либо режима сложения, либо режима вычитания в реверсивном счетчике 18. С выхода второй линии задержки 15 тактовый сигнал поступаетка- третий логический блок б и, во-первых, если имеются сигналы - и и или |Ь, то вьфабатывается сигнал f , который добавляет единицу в разряд реверсивного счетчика 18, номер которого определяется распределителем импульсов 13, тем самым завершается формирование нижней границы нового отрезка; во-вторых, если имекнгсй сигналы f и Щ или c., то вырс батывается сигнал 4 который прибавляет единицу в разряд счетчика 25, номер которого определяется распределителем импульсов 13.

Процесс преобразования всех следящих аналого-цифровых преобразователей, использующих один образцовый уровень, можно представить hi-кратной марковской цепью,т.е. цепью,учитывающей m предыдущих ( времени) значений сигнала (ответов блоков сравнения). Процесс преобразования предлагаемого следящего аналогоцифрового преобразователя представляется m -мерной (уи -3), цепью Маркова, т. е. цепью-, использующей три сравнения ( в .пространстве), но в один момент времени.

Моделирование предлагаемого десятиoразрядного следящего аналого-цифрового преобразователя, проведенное при воздействии различных сигналов, показало, что погрешность его, в зависимости от сигнала, на 40-70% меньше

5 диапазон возможных изменений сигнал.а на 15-30% шире, а вероятность правильного ответа на 40-50% выше, чем у прототипа.

0

Формула изобретения

Следящий аналого-цифровой преобразователь, содержащий генератор тактовых импульсов, первый блок сравне5ния, первый ансшоговый вход которого соединен с шиной входного сигнала, а Iторой аналоговый вход соединен с выходом первого цифроаналогового преобразователя, аналоговый вход ко0торого соединен с выходом источника эталонного напряжения, цифровые входы первого цифроаналогового преобразователя соединены с выходами триггеров реверсивного счетчика, о т л и5чающийся тем, что-, с целью уменьшений погрешности преобразова ния и повышения достоверности выдаваемых кодов, в устройство введены второй и третий блоки сравнения, второй цифроан-алоговый преобразова0тель, делитель напряжения на два, аналоговый ключ, счетчик, триггер дополнительного старшего разряда счетчика, триггер, четыре логических блока, четыре группы элементов

5 И, две линии .задержки, причем первые аналоговые входы второго и третьего блоков сравнения соединены с шиной входного сигнала, а выходы всех блоков сравнения соединены со0ответственно с первым, вторым и третьим входами первого логического блока, управляккдие входы всех трех .блоков сравнения- соединены с выходом генеразора тактовых импульсов, вто5рой аналоговый вход второго блока сравнения соединен с первым входом делителя напряжения на два и с выходом аналогового ключа, первый аналоговый вход которого соединен с выходом источника эталонного напряже0ния и с аналоговом входом второго цифроаналогового преобразователя, второй аналоговый вход ключа соединен с выходом второго цифроаналогового преобразователя, второй аналоговый

вход первого блока сравнения соединен со вторым входом делителя напряжения на два, второй аналоговый вход третьего блока сравнения соединен с выходом делителя напряжения на два, первый, второй, третий, четвертый выход первого логического блока соединены соответственно с первым, вторым, третьим, четвертым входами второго и третьего логических блоков, пятые входы второго и.третьего логических блоков соединены с выходом последнего разряда распределителя импульсов, шестой вход второго логического блока соединен с выходом первой линии .задержки и со входом второй линии задержки, выход которой соединен с шестым входом третьго логического блока, вход первой линии задержки соединен с выходом генератора тактовых импульсов, седьмой вход второго логического блока соединен с единичным выходом триггера, единичный и нулевой входы которого соединены соответственно с первым и вторым выходами четвертого логического блока, первая группа входов которой соединена с выходами разрядных триггеров реверсивного счетчика и с первыми входами элементов И первой группы, вторая группа входом четвертого логического блока соединена с выходами разрядных триггеров .счетчика, кроме дополнительного- старшего разряда, с цифровыми входами второго цифроаналогового преобразователя и с первыми входами элементов И второй группы, а третий вход соединен с выходом генератора тактовых импульсов, при этом единичный выход триггера дополнительного старшего разряда счетчика соединен с управляющим входом аналогового ключа,выходы элементов- И первой группы соединены с установочными входами разрядных триггеров счетчика,кроме триггера дополнительного старшего разряда,а выходы И второй группы соединены с установочными входами разрядных триггеров реверсивного счетчика,первый и второй выходы в.торого логического блока соединены соответственно со входом сдвига вправо и со входом сдвига влево на один разряд распределителя импульсов,третий и четвертый выход второго логического блока соединешл со вторыми входами элементов И соответственно первой и второй групп, кроме того третий вьйсод второго логического блока соединен с нулевым входом триг гера дополнительного стариего разряда счетчика, первый-и второй выходы третьего логического блока соедйнейы соответственно со входами устновки сложения и вычитания реверсивного cveтчикa, третий и четвертый выходы третьего логического блока соединены со вторь 1и входши элементов И соответственно третьей и четвертой групп, первые входы которых соединены с выходами соответствукидих разрядов распределителя импульсов , выходы элементов И третьей группь соединены со счетными входами триггеров соответствукицих разрядов реверсивного счетчика, выходы элементов И четвертой группы соединены со счетными входами триггеров соответствукидих разрядов счетчика, кроме триггера дополнительного страшего разряда.

Источники информации, принятые во внимание при экспертизе

fi /)Н

ЖР

/7

/

.

.f

ч-

-i-

.В

.

4т

k%

ч

%

1

3

J

..

I--J 1

г.2