Устройство воспроизведения частоты входного сигнала Советский патент 1977 года по МПК H03K13/20 

1

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматического управления.

Известно ycTpofiCTBO воспроизведения частоты, выполненное на базе управляемого делителя частоты и содержащее устройство ввода кода, выход которого подключеи к входу запоминающего блока, выход которого соединен с установочным входом счетчика, на счетный вход которого постуиает сигнал опорной частоты, причем выход счетчика подключен к входу селектора, выход которого соединен с входом установки нуля счетчика и с входом устройства ввода кода 1.

11едостатком зстройства является значительная погрещность частоты восироизводимого сигиала по отнощению к частоте входного сигнала, в основном обусловленная относительной ошибкой запоминаемого числа за счет дискретности, так как это число за один период входного сигнала имеет малое значение при относительно иевысоких значениях частоты опорного сигнала.

Целью изобретения является повыщение точности воспроизведения частоты входного сигнала при относительно невысоких частотах опорного сигнала (до 1 МГц).

Это достигается тем, что в устройство воспроизведения входной частоты, содержащее запоминающий блок, выиолненный в видесчетчика периодов опорной частоты, выходы всех разрядов которого через ключевые элементы подключены к установочным входам основного управляемого делителя частоты, и блок управления с двзмя сигнальными входами опорной и входной частоты, и двумя управляющими входами, первый выход которого соединен с входом счетчика периодов опорной частоты, а второй и третий выходы подключены, соответственно, к управляющим входам ключевых элементов и к входу осиовного уиравляемого делителя частоты, введеиы ключевые элементы, дополиительный управляемый делитель частоты, счетчик периодов входного сигнала,

делитель частоты, элементы И, ИЛИ и триггеры, при этом выходы старщих разрядов счетчика периодов опорной частоты через дополнительные ключевые элементы подключены к устаяовочньш входам дополнительно управляемого делителя частоты, вход которого соедииен с четвертым выходом блока уиравления, а выход иодключен к первому входу первого элемента ИЛИ, к иервому управляющему входу дополнительных ключевых элементов и входу делителя частоты, из потенииальных выходов которого соединен с одним из входов соответствующих элементов И, другие входы которых подключены к потенциальным выходам счетного триггера, вход

0 которого соединен с выходом основного управляемого делителя частоты и дополнительным управляющим входом ключевых элементов, причем выходы элементов И через второй элемент ИЛИ подключены к второму управляющему входу дополнительных ключевых элементов и к пятому выходу блока управления, шестой выход которого подключен к счетчику периодов входного сигнала, выходы всех разрядов которого через дешифратор нуля, формирователь и триггер нодлючены к седьмому выходу блока управления, восьмой выход которого соединен со вторым входом первого элемента ИЛИ, выход которого подключен к девятому выходу блока управления.

На чертеже изображена структурная электрическая схема предлагаемого устройства. Устройство воспроизведения входной частоты содержит элемент И 1, установленный на входе счетчика 2 нериодов опорной частоты, потенциальные выходы всех разрядов которого через ключевые элементы 3 установки кода подключены к установочным входам основного управляемого делителя 4 частоты, при этом выходы старших разрядов счетчика периодов онорной частоты через дополнительные ключевые элементы 5 установки кода подключены к установочным входам дополнительного управляемого делителя 6 частоты, формирователь

7,элементы И 8 и 9, один из входов которых подключен к выходу триггера 10, триггер 11, подключенный к одному из входов схемы И 12, выход которой подключен к последовательно соединенным триггерам 13-15, элемент И

16,установленный на входе счетчика периодов

17,потенциальные выходы всех разрядов которого подключены к дешифратору нуля 18, выход которого подключен к последовательно соединенным формирователю 19 и триггеру 20, триггер 21, выход которого соединен с одним из входов элемента И 22, выход которого подключен к элементу 23 задержки через элемент ИЛИ 24, другой вход которого соединен с входом делителя 25 частоты, выходы которого подключены к соответствующим входам элементов И 26 и 27, другие входы которых подключены к выходам триггера 28, при ЭТО.М выходы элементов И 26 и 27 подключены к входам элемента ИЛИ 29, выход которого соединен с входом элемента И 9 блока управления 30, Включающего в себя элементы И 1,

8,9 ,12, 16, 22, триггеры 10, И, 13, 14, 15, 21, элемент 23 задержки и формирователь 7.

Перед началом работы все триггеры, делители частоты и счетчики устанавливаются в исходное, нулевое состояние. Ири этом с триггера 10 на элементы И 8 и 9, с триггера 11 на элемент И 12 и с триггера 15 на элементы И 1 и 16 нодается сигнал, занрещающий нрохождение опорной частоты через элемент И 1 на счетчик 2 периодов онорной частоты, через элемент И 8 на основной управляемый делитель 4 частоты, через элемент И 9 на дополнительный управляемый делитель 6 частоты, а также запрещающий прохождение входной частоты на счетчик 17 периодов входной частоты. По команде «запись, подаваемой на вход триггера И, последний нереходит в состояние обратное исходному, при этом на один из входов элемента И 12 поступает потенциальный сигнал разрешения. Сигнал входной (запоминаемой) частоты последовательно проходит элемент И 12, счетные триггеры 13 и 14 и поступает на вход триггера 15. При этом осуществляется пропзск первого импульса с целью привязки начала и конца измерения к переднему фронту сигнала входной частоты.

В момент ноступления сигнала на вход триггера 15, последний переходит в состояние, обратное исходному, и выдает потенциальный

сигнал разрешения на элементы И 1 и 16. При этом одновременно начинается счет импульсов входной частоты счетчиков 17 импульсов и счет импульсов опорпой частоты счетчиком 2 периодов.

При заполнении всех разрядов счетчика 17 входиой частоты, то есть при отсчете числа импульсов, равного п 2Р, где Р - число разрядов счетчика 17 входной частоты, на входы дешифратора нуля 18 ноступят потенциальные

сигналы с выходов всех разрядов счетчика 17 входной частоты, при этом на выходе дещифратора нуля 18 появится сигнал, который через формирователь 19 поступит на вход триггера 20. Последний изменит свое состояние

на обратное исходному и с его выхода поступит потенциальный сигнал запрета на элементы И 1 и 16, при этом прекратится счет импульсов входной частоты счетчиком 17 и счет импульсов опорной частоты счетчиком 2 периодов, на котором будет зарегистрировано число, равное

Л /оя-Гвх-«,

где fon - частота опорного сигнала; Гвх - нериод входного сигнала, равный

п - число импульсов, зарегистрированное счетчиком 17 импульсов входной частоты.

Одновременно с подачей на элементы И 1 и 16 сигнала запрета этот же сигнал подается на формирователь 7. Сформированный формирователем 7 импульс поступает на входы ключевых элементов 3 и 5 и кратковременно открывает их, при этом происходит запись числа Л в основной управляемый делитель 4 частоты, и числа NZ в дополнительный управляемый делитель 6 частоты, где - число, зарегистрированное старшими разрядами счетчика 2.

Па этом закаичнвается цикл записи. Число, записанное в счетчике 2, может храниться значительное время и быть использовано при необходимости воспроизведения входной частоты.

При воспроизведении входной частоты на вход триггера 21 нодается сигнал «воспроизведение, при этом триггер 21 изменит свое состояние на обратное исходному и с его выхода поступит сигнал разрешения на элемент И 22. При ноступлении сигнала разрешения на элемент И 22 первый же импульс опорного сигнала, пройдя элемент ИЛИ 24, поступит одновременно на выход устройства и через элемент задержки 23 на вход триггера 10. Элемент задержки 23 осуществляет задержку выходного импульса на время, большее длительности импульса опорной частоты и меньшее ее периода. При поступлении импульса на вход триггера 10 последний переходит в состояние, обратное исходному. При этом снимается запрет с элементов И 8, 9, осуществляется запрет элемента И 22 и начинается деление опорной частоты основным 4 и дополнительным 6 управляемыми делителями частоты, при этом с выхода основного управляемого делителя 4 частоты будет сниматься сигнал с частотой , а с выхода дополнительного уиравляемого делителя 6 частоты будет сниматься сигнал с частотой FZ . N-Z (2) р Jon /on Л /оп7вх-и Р - - J -L N2 N-NI где N - число, записанное всеми разрядами счетчика 2 опорной частоты; Л - число, записанное младгпими разрядами счетчика 2; N2 - число, записанное старшими разрядами счетчика 2; Тъл - иериод входного сигнала. Число PI младших разрядов счетчика 2 онорной частоты равно числу Р разрядов счетчика 17 входной частоты Р Р. Сравнивая выражения (2) и (3) можно вир /оп „ „Е- fon --1Г деть, что Значение частоты FZ может быть равно частоте входного сигнала FBX только при значении числа jVi, равном нулю, однако это условие практически не выполняется, а число NI может принимать значения от О до (2-1). При этом частота Г будет всегда больше истинного значения входной частоты. В зависимости от времени воспроизведения и значения числа Vi накопленная погрешность числа импульсов может оказаться недопустимой. Достижение высокой точности воспроизведения частоты обеспечивается стробированием частоты FZ, сиимаемой с дополнительного уиравляемого делителя 6 частоты, периодом сигнала, снимаемого с основного управляемого делителя 4 частоты. При этом накопленная ошибка не будет превышать погрешности за время Т- п-- при любом времени воспроизведения. Дальнейшая работа устройства при воспроизведеии входной частоты осушествляется следующнм образом. Как было описано выше, с выходов унравяемых делителей основного 4 и дополнителького 6 снимаются сигиалы частотой FI и Fo соответственно. Импульсы с выхода дополиительного управляемого делителя 6 частоты иоступают на вход делителя 25 частоты и через элемент ИЛИ 24 на выход устройства. Делитель 25 частоты делит входную частоту в 2+ раз. С иотенциальных выходов делителя 25 частоты сигналы постуиают на входы элементов И 26 и 27, на дрзгие входы элементов И 26, 27 подается потенциальный сигнал с триггера 28, на вход которого поступают импульсы с выхода основного управляемого делптеля 4 частоты. Сигналы на входах сфазированы так, что большую часть времени на выходах элементов И 26 и 27 выходной сигнал отсутствует и появляется только при рассогласовании входных сигналов. Этот сигнал рассогласовання через элемент ИЛИ 29 поступает одновременно на вход элемента П 9 и на ключевой элемент 5 установкн кода. При ностунленин сигнала рассогласовання на элемент И 9 осуществляется вычеркноанне некоторого количества имнульсов из п носледовательности импульсов онорной частоты, поступающей на вход дополнительного управляемого делителя 6 частоты. За счет такого вычсркнваппя импульсов осуи 1ествляется коррекция частоты выходного сигнала. Формула изобретения Устройство воспроизведения частоты входного сигнала, содержашее запоминающий блок, выполненный в виде счетчика периодов опорной частоты, выходы всех разрядов которого через ключевые элементы подключены к установочным входам основного управляемого делителя частоты, и блок управления с двумя сигнальными входами опорной и входной частот, и двумя управляющими входами, первый выход которого соединен с входом счетчика периодов опорной частоты, а второй и третий выходы подключены, соответственно, к управляющим входам ключевых элементов и к входу основного управляемого делителя частоты, отличающееся тем, что, с целью повышения точности воспронзведення частоты входного сигнала, в него дополнительно введены ключевые элементы, унравляемый делитель частоты, счетчик нериодов входного сигнала, делитель частоты, элементы И, ИЛИ н триггеры, при этом выходы старших разрядов счетчика периодов опорной частоты через дополнительные ключевые элементы подключены к установочным входам дополнительного управляемого делителя частоты, вход которого соединен с четвертым выходом блока управления, а выход подключен к первому входу первого элемента ИЛР1, к первому унравляюндему входу дополнительных ключевых элементов и входу делителя частоты, каждый из по7

тенциальных выходов которого соединен с одним из входов соответствующих элементов И, другие входы которых подключены к потенциальным выходам счетного триггера, вход которого соединен с выходом основного управляемого делителя частоты и дополнительным управляющим входом ключевых элементов, причем выходы элементов И через второй элемент ИЛИ подключены к второму управляющему входу дополнительных ключевых элементов и к пятому выходу блока управления, шестой выход которого соединен со счетчиком

периодов входного сигнала, выходы всех разрядов которого через дешифратор нуля, формирователь и триггер подключены к седьмому ВЫХОД} блока управления, восьмой выход которого соединен со вторым входом нервого элемента ИЛИ, выход которого подключен к девятому выходу блока управления. Источники информации, принятые во внимание прп экспертизе 1. Сборник работ по вопросам электромеханики. Вып. 7, изд. АИ СССР, 1962 г с. 305-306.

Воспроизёед 0