Устройство для пердачи и приема командных псевдослучайных последовательностей Советский патент 1979 года по МПК H04L17/00 

тельный сумматор по модулю два, элементы ИЛИ и элемент И, при этом вход дешифратора кода «Пуск соединен с входами второго дополнительного сумматора по модулю два непосредственно и через последовательно соединенные приемник кодов раздела и второй ключ, к другому входу которого подключен соответствующий выход селектора каналов, к другим входам приемника кодов раздела подключены соответственно дополнительный выход дешифратора кода «Пуск и выход элемента И, к входам которого подключены выходы блоков интеграторов кодов через соответствуюш,ие элементы ИЛИ, а выход второго дополнительного сумматора по модулю два подключен к входу анализатора кодов. На фиг. 1 приведена структурная электрическая схема передающей части описываемого устройства; на фиг. 2 - то же приемной части. Устройство для передачи и приема командных псевдослучайных последовательностей содержит на передающей стороне датчик 1 кодов раздела, коммутатор 2, формирователь 3 каналов, блок 4 ввода команд, блок 5 управления, регистр 6 сдвига, сумматор 7 по модулю два, первый ключ 8 и первый дополнительный сумматор 9 по модулю два, на приемной стороне - дешифратор 10 кода «Пуск, селектор И каналов, дешифраторы 12 команд, блок 13 интеграторов кодов, анализатор 14 кодов, приемник 15 кодов раздела, второй ключ 16, второй дополнительный сумматор 17 по модулю два, элементы ИЛИ 18, элемент И 19, причем блок 13 интеграторов кодов состоит из элементов И 20 и интеграторов 21, а анализатор 14 кодов - из регистра 22 сдвига и сумматоров 23, 24 по модулю два. Устройство для передачи и приема командных псевдослучайных последовательностей работает следующим образом. При включении устройства из блока 5 управления в коммутатор 2 поступает сигнал, осуществляющий подключение логической обратной связи к регистру 6 сдвига, обеспечивающий формирование кода «Пуск. Одновременно сигналом из блока 5 управления закрывается первый ключ 8, а датчик 1 кодов раздела устанавливается на передачу первого кода раздела (первый образующий полином). На приемной стороне дешифратор 10 кода «Пуск обеспечивает синхронизацию селектора И каналов и устанавливает приемник 15 кодов раздела в режим вычитания из поступающей информации первого кода раздела. При поступлении очередной команды блок 4 ввода команд с помощью коммутатора 2 и сумматора 7 по модулю два образуют п датчиков псевдослучайной последовательности, гдега-число каналов. Вид обратной связи в каждом датчике псевдослучайной последовательности определяется номером команды. Формирователь 3 каналов обеспечивает поочередное подключение логической обратной связи к регистру б сдвига в соответствии с псевдослучайной последовательностью, которая должна передаваться по каждому из п каналов. В сумматоре 9 по модулю два осуществляется сложение псевдослучайной последовательности, передаваемой по первому каналу, с поступающим через первый ключ 8 кодом датчика 1 кодов, т. е. первый ключ 8 открывается в моменты времени, соответствующие передаче псевдослучайной последовательности по первому каналу. На приемной стороне информация через сумматор 17 по модулю два поступает в анализатор 14 кодов. При этом в моменты времени, соответствующие приему информации по первому каналу, в сумматоре 17 по модулю два осуществляется через второй ключ 16 вычитание из принимаемой информации, прошедщей через первый полином приемника 15 кодов раздела. В регистре 22 сдвига и сумматорах 23, 24 по модулю два анализатора 14 кодов осуществляется проверка соответствия закону формирования псевдослучайной последовательности. Сигналы приема псевдослучайной последовательности из анализатора 14 кодов поступают параллельно в блок 13 интеграторов кодов всех каналов, состоящих из т элементов И 20 и m интеграторов 21. Блок 13 интеграторов кодов, например, первого канала формирует сигналы приема соответствующей псевдослучайной последовательности по первому каналу, так как на него поступает сигнал первого канала селектора каналов. Сигналы с выхода блока 13 интеграторов кодов поступают на дещифраторы 12 команд, которые формируют сигнал приема данной команды при приеме соответствующих псевдослучайных последовательностей по соответствующим каналам. Элементы ИЛИ 18 образуют схему формирования сигнала о приеме любой команды - при наличии на выходах всех и элементов ИЛИ сигнала приема псевдослучайной последовательности. По сигналу приема команды приемник 15 кодов раздела переключается на режим вычитания по второму полиному, следоваельно, очередная команда будет принята осле изменения кода раздела в датчике 1 одов раздела. После декодирования очеедной команды приемник 15 кодов раздеа снова переключается на первый полиом и так далее. Данное устройство может робатать как в уплексном, так и в симплексном режиме. В дуплексном режиме смена кода раздеа осуществляется по сигналу приема оманды, переданному из другого пункта. симплексном режиме смена кода разде- а осуществляется по квитанционному сигналу о приеме команды, который может представлять, например, набор псевдослучайных последовательностей, передаваемых в прямом направлении.

Формула изобретения

Устройство для передачи и приема командных псевдослучайных последовательностей, содержащее на передающей стороне датчик кодов раздела и коммутатор, к входам которого подключены соответственно выходы формирователя каналов, блока ввода команд, блока управления и регистра сдвига, к входу которого подключены выходы коммутатора через сумматор по модулю два, а на приемной стороне - дещифратор кода «Пуск, выход которого подключен к входу селектора каналов, каждый выход которого подключен к соответствующим входам дещифраторов команд через соответствующий блок интеграторов кодов, к другому входу которого подключен соответствующий выход анализатора кодов, отличающееся тем, что, с целью повыщения быстродействия устройства, на передающей стороне введены последовательно соединенные первый ключ и первый дополнительный сумматор по модулю два, при этом к другому входу первого дополнительного сумматора по модулю два подключен соответствующий выход регистра сдвига, а

к входам первого ключа подключены соответственно дополнительный выход блока управления и выход датчика кодов раздела, к входам которого подключены соответствующие выходы формирователя каналов и блока управления, а на приемной стороне введены приемник кодов раздела, второй ключ, второй дополнительный сумматор по модулю два, элементы ИЛИ и элемент И,

при этом вход дешифратора кода «Пуск соединен с входами второго дополнительного сумматора по модулю два непосредственно и через последовательно соединенные приемник кодов раздела и второй ключ, к

другому входу которого подключен соответствующий выход селектора каналов, к другим входам приемника кодов раздела подключены соответственно дополнительный выход деп1ифратора кода «Пуск и выход

элемента И, к входам которого подключены выходы блоков интеграторов кодов через соответствующие элементы ИЛИ, а выход второго дополнительного сумматора по модулю два подключен к входу анализатора

кодов.

Источники информации, принятые во внимание при экспертизе L Гордон Ф. Г. и др. О фазировании датчиков испытательных тестов. - «Вопросы

радиоэлектроники. Техника проводной связи. 1965, сер. XI, вып. 6, с. 82.

фиг.2