Устройство для контроля блоков па-МяТи Советский патент 1981 года по МПК G11C29/00 

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

1

Изобретение относится к запоминающим устройствам.

Известны устройства для контроля блоков памяти 1 и 2.

Одно из известных устройств содержит блоки сравнения, анализа и регистрации, блоки памяти, формирователь адресов, блок сравнения и элемент И 1.

Недостаток этого устройства - невозможность применения его в случаях, когда в памяти устройства необходимо хранить, кроме информации об ошибках, перезаписываемую информацию и контрольные тесты.

Наиболее близким техническим решением к предлагаемому является устройство, содержащее генератор тактовых импульсов, триггер неисправности, блок ввода, триггер режима, .блоки сравнения, элементы И, элемент задержки, датчик случайных чисел, регистр адреса, регистр эталона, элемент ИЛИ, в котором контроль работоспособности блоков памяти осуществляется методом сравнения с эталоном по адресам, выбираемым датчиком случайных чисел 2.

Недостатком этого устройства является то, что для осуществления записи или считывания по каждому адресу с помощью датчика случайных чисел формируются многократные обращения к контролируемому блоку памяти и выполняется перебор всех адресов, что снижает быстродействие устройства.

Цель изобретения - повыщение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее генератор тактовых импульсов,

две схемы сравнения, блок ввода информации, регистр адреса, два триггера, четыре элемента И, элемент задержки и первый элемент ИЛИ, причем выход генератора тактовых импульсов подключен к первому входу первого элемента И, второй вход которого соединен с первым входом четвертого элемента И и единичным выходом первого триггера, а выход - с первым входом блока ввода информации и первым выходом устройства, второй и третий входы блока ввода информации подключены соответственно к выходу первого элемента ИЛИ и к первому входу первой схемы сравнения, который является первым входом устройства, йыход блока ввода информации соединен со входом регистра адреса, вторым входом первой схемы сравнения, вторым выходом устройства и входом второго триггера, единичный и нулевой выходы которого подключены соответственно к первым входам второго и третьего элементов И, выход второго элемента И является третьим выходом устройства, выход первой схемы сравнения соединен со вторым входом третьего элемента И, выход которого подключен к нулевому входу первого триггера, выход регистра адреса соединен с первым входом второй схемы сравнения, второй вход которой является четвертым выходом устройства, выход второй схемы сравнения подключен ко входу элемента задержки, выход которого соединен со вторым входом четвертого элемента И, выход которого подключен к первому входу первого элемента ИЛИ, второй вход которого является вторым входом устройства, введены счетчик, третий триггер, второй элемент ИЛИ и пятый элемент И, причем первый вход счетчика подключен к выходу первого элемента И, второй вход - к выходу блока ввода информации, а выход - ко второму входу второй схемы сравнения, вход третьего триггера соединен с выходом блока ввода информации, а нулевой и единичный выходы подключены соответственно ко второму входу второго элемента И и первому входу пятого элемента И, второй вход которого соединен с единичным выходом второго триггера, а выход - с четвертым входом блока ввода информации, первый и второй входы второго элемента ИЛИ подключены соответственно ко второму входу первого элемента ИЛИ и к третьему входу устройства, выход второго элемента ИЛИ соединен с единичным входом первого триггера.

На чертеже изображено предлагаемое устройство, структурная схема.

Устройство содержит регистр 1 адреса, первый элемент И 2, генератор 3 тактовых импульсов, первую схему 4 сравнения,блок 5 ввода информации, счетчик 6, вторую схему 7 сравнения, элемент 8 задержки, второй элемент И 9, первый 10, второй .11 и третий 12 триггеры, третий 13, четвертый 14 и пятый 15 элементы И, первый 16 и второй 17 элементы ИЛИ, первый 18, второй 19, третий 20, четвертый 21 выходы, первый 22, второй 23 и третий 24 входы. Выход генератора 3 тактовых импульсов подключен к первому входу первого элемента И 2, второй вход которого соединен с первым входом четвертого элемента И 14 и единичным выходом первого триггера 10, а выход - с первым входом блока ввода информации 5 и первым 18 выходом устройства. Второй и третий входы блока ввода информации 5 подключены соответственно к выходу первого элемента ИЛИ 16 и к первому входу первой схемы сравнения 4, который является входой 22 устройства. Выход блока 5 ввода информации соединен со входом регистра адреса 1, вторым входом первой схемы сравнения 4, вторым выходом 19 устройства и входом второго триггера 11,

единичный и нулевой выходы которого подключены соответственно к первым входам второго 9 и третьего 13 элементов И. Выход второго элемента И i9 является третьим выходом 20 устройства. Выход первой схемы 4 сравнения соединен со вторым в.ходом

третьего элемента И 13, выход которого подключен к нулевому входу первого триггера 10. Выход регистра 1 адреса соединен i с первым входом второй схемы сравнения 7, второй вход которой является четвертым выходом 21 устройства. Выход второй схемы 7 сравнения подключен ко входу элемента 8 задержки, выход которого соединен со вторым входом четвертого элемента И 14, выход которого подключен к первому вхо- . ду первого элемента ИЛИ 16, второй вход которого является вторым 23 входом устройства. Первый вход счетчика 6 подключен к выходу первого элемента И 2, второй вход - к выходу блока 5 ввода информации, а выход - ко второму входу второй схемы 7 сравнения. Вход третьего триггера 12 соединен с выходом блока 5 ввода информации, а нулевой и единичный выходы подключены соответственно ко второму входу второго элемента И 9 и к первому входу пятого элемента И 15, второй вход которого соединен с единичным выходом второго триггера 11, а выход - с четвертым входом блока 5 ввода информации. Первый и второй входы второго элемента ИЛИ 17 подключены соответственно ко второму входу первого элемента ИЛИ 16 и к третьему 24 входу

5 устройства. Выход второго элемента. ИЛ И 17 со.единен с единичным входом первого триггера 10.

Первый 18, второй 19, третий 20 и четвертый 21- выходы и первый 22 вход устройства подключаются к соответствующим входам и выходу контролируемого блока 25 памяти.

Второй 23 и третий 24 входы устройства предназначены для подачи сигналов «Пуск и «Повторный пуск соответственно.

Блок 5 ввода информации предназначен для хранения контрольной информации и информации, хранящейся в контролируемом блоке 25 памяти, при перезаписи или регенерации. Контрольная информация может состоять из контрольных тестов и информации, определяющей ход процесса контроля или перезаписи (состояние первого и второго триггеров, сигналы стирания и счета массивов). Третий триггер 12 предназначен для определения направления потока информации (из контролируемого блока 25 памяти в блок 5 ввода информации или наоборот).

Счетчик 6 предназначен для формирования адреса контролируемого блока 25 памяти. Адрес состоит нз двух частей: адрес массива и адрес числа в массиве. Информационная емкость массива определяется объемом информации, перезаписываемой (стираемой) в контролируемом блоке 25 памяти за один цикл. Количество массивов зависит от информационного объема контролируемого блока памяти. Для нормального функционирования устройства информационная емкость блока 5 ввода информации должна быть равна или больше информационной емкости перезаписываемого массива.

Устройство работает следующим образом В режиме контроля контрольная информация для проверки блока памяти находится на блоке 5 ввода информации. По сигналу «Пуск, поступающему через первый элемент ИЛИ 16 на блок 5 ввода информации, производится запись конечного адреса массива в регистр 1 адреса. Второй триггер 11 устанавливается в положение «1 (запись) или «О (считывание), третий триггер 12 - в положение «1, если осуществляется запись информации из контролируемого блока 25 памяти в блок 5 ввода информации, или «О, если записывается информация из блока 5 ввода информации - в контролируемый блок 25 памяти (в режиме считывания положение третьего триггера 12 безразлично). Первый триггер 10 устанавливается в исходное состояние «1, при этом срабатывает первый элемент И 2, и импульсы с генератора тактовых импульсов 3 поступают на входы контролируемого блока 25 памяти, блока 5 ввода информации и счетчика 6. Счетчик 6 начинает работать в режиме последовательного счета, выдавая коды адресов от О до N (где N - емкость массива). Коды адреса со счетчика6 поступают на контролируемый блок 25 памяти и вторук) схему 7 сравнения. Если второй триггер 11 находится в состоянии «О, осуществляется считывание информации по одному и тому же адресу в массиве из контролируемого блока 25 памяти и блока 5 ввода информации. Считанная информация поступает на первую схему 4 сравнения. При несовпадении информации появляется сигнал на выходе третьего элемента И 13, первый триггер 10 устанавливается в состояние «О (неисправно) и с помощью первого элемента И 2 запрещает прохождение тактовых импульсов, а с помощью четвертого элемента И 14 блокирует запуск блока 5 ввода информации задержанным сигналом с выхода второй схемы 7 сравнения. При этом по состоянию выходов контролируемого блока 25 памяти, блока 5 ввода информации и счетчика 6 можно определить номер неисправной ячейки, номера разрядов с неправильной информацией и характер отказа.

Для продолжения проверки необходимо подать сигнал «Повторный пуск на третий вход 24 устройства.

Если второй триггер 11 находится в состоянии «1, а третий триггер 12 - в состоянии «О, то появляется сигнал на выходе второго элемента 9. Таким образом осуществляется запись по каждому адресу в контролируемый блок 25 памяти информации, считываемой из блока ввода 5 информации.

Запись или считывание продолжается до тех пор, пока не появится сигнал на выходе второй схемы 7 сравнения. Задержанный элементом 8 задержки, этот сигнал возбуждает четвертый элемент И 14. Сигнал с его выхода через первый элемент ИЛИ 16 поступает на второй вход блока 5 ввода информации и переводит его в следующее состояние. Если в предыдущем шаге контроля осуществляется запись контрольной информации в один из массивов контролируемого блока 25 памяти, то следующим шагом проверится считывание и сравнение информации из контролируемого блока 25 памяти и блока ввода информации 5. После окончания считывания задержанным сигналом с выхода второй схемы 7 сравнения возбуждается четвертый элемент И 14, сигналом с его выхода через первый элемент ИЛИ 16 блок 5 ввода информации переводится в следующее состояние. Сигнал с его выхода устанавливает в соответствующее состояние второй 11 и третий 12 триггеры и модифицирует на единицу адрес массива в счетчике 6. Режим контроля (запись и считывание контрольной информации) повторяется для следующего массива.

В режиме регенерации в первом шаге осуществляется запись одного массива информации из контролируемого блока 25 памяти в блок 5 ввода информации. Для этого второй 11 и третий 12 триггеры устанавливаются в единичное состояние. После окончания записи задержанным сигналом с выхода второй схемы 7 сравнения осуществляется переход ко второму шагу регенерации - контрольному считыванию. Сигналом выхода блока 5 ввода информации второй триггер 11 устанавливается в нулевое состояние и происходит считывание информации по каждому адресу в пределах выбранного массива в контролируемом блоке 25 памяти и блоке 5 ввода информации, и сравнение ее.

В третьем шаге режима регенерации происходит запись информации из блока 5 ввода информации в контролируемый блок 25 памяти. По сигналу с выхода блока 5 ввода информации стирается информация в выбранном массиве контролируемого блока 25 памяти,второй триггер 11 устанавливается в единичное состояние, а третий триггер 12 в нулевое. По окончании записи информации осушествляется перехбд к четвертому шагу.

После окончания контрольного считывания сигналом с выхода блока 5 ввода информации модифицируется на «1 адрес массива в счетчике 6, второй триггер 11 и третий триггер 12 устанавливаются в единичное состояние и начинается регенерация информации в следующем массиве контролируемого блока 25 памяти.

В режиме перезаписи информации в качестве объекта контроля выступает блок 25 памяти, в котором необходимо произвести смену информации. Так же, как и в режиме регенерации, в блоке ввода информации 5 записывается из контролируемого блока памяти 25 массив адресов изменяемой информации. Проводится контрольное считывание. Затем с помощью внешних цепей осуществляется корректировка массива в блоке 5 ввода информации. По окончании коррекции производится запуск устройства и скорректированный массив информации записывается из блока 5 ввода информации в контролируемый блок памяти 25 с последующим контрольным считыванием.

Технико-экономическое преимущество предлагаемого устройства заключается в значительном повышении быстродействия по сравнению с известным за счет исключения определения адресов с помощью датчика случайных чисел, а также в выполнении устройством, наряду с функциями контроля, функций регенерации и перезаписи информации в блоках памяти, построенных на основе интегральных микросхем памяти с электрической сменой информации и ограниченным сроком хранения.

Формула изобретения

Устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, две схемы сравнени я, блок ввода информации, регистр адреса, два триггера, четыре элемента И, элемент задержки и первый элемент ИЛИ, причем выход генератора тактовых импульсов подключен к первому входу первого элемента И, второй вход которого соединен с первым входом четвертого элемента И и единичным выходом первого триггера, а выход - с первым входом блока ввода информации и первым выходом устройства, второй и третий входы блока ввода информации подключены соответственно к выходу первого элемента ИЛИ и к первому входу первой схемы сравнения, кото-, рый является первым входом устройства, выход блока ввода информации соединен

со входом регистра адреса, вторым входом первой схемы сравнения, вторым выходом устройства и входом второго триггера, единичный и. нулевой выходы которого подключены соответственно к первым входам второго и третьего элементов И, выход второго

элемента И является третьим выходом устройства, выход первой схемы сравнения соединен со вторым входом третьего элемента И, выход которого подключен к нулевому входу первого триггера, выход регистра адреса соединен с первым входом второй схемы сравнения, второй вход которой является четвертым выходом устройства, выход второй схемы сравнения подключен ко входу элемента задержки, выход которого соединен со вторым входом четвертого элемента И, выход которого подключен к первому входу первого элемента ИЛИ, второй вход которого является вторым входом устройства, отличающееся тем, что, с целью повыщения быстродействия устройства, оно содержит счетчик, третий триггер, второй элемент ИЛИ и пятый элемент И, причем первый вход счетчика подключен к выходу первого элемента И, второй вход - к выходу блока ввода информации, а выход - ко второму входу второй схемы сравнения, вход

третьего триггера соединен с выходом блока ввода информации, а нулевой и единичный выходы подключены соответственно ко второму входу второго элемента И и к первому входу пятого элемента И, второй вход которого соединен с единичным выходом второго триггера, а выход - с четвертым входом блока ввода информации, первый и второй входы второго элемента ИЛИ подключены соответственно ко второму входу первого элемента ИДИ и к третьему входу устройства, выход второго элемента ИЛИ соединен с единичным входом первого триггера.

Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 570110, кл. G И С 29/00, 1977.

№ 610180, кл. G 11 С 29/00, 1978 (прототип).