Устройство для контроля памяти Советский патент 1982 года по МПК G11C29/00 

уИзобретение относится к запоминакщим устройствам и может быть использовано для контроля информацион ных трактов память-канал, память процессор. Известно устройство для контроля памяти, содержащее счетчик адресов, блоки сравнения, блок управления, регистр, элементы И, ИШ, НЕ . Недостаток этого устройства заключается в том, что оно не контролирует ({юрмат вводимого или выводимого сообщения, т.е. не обеспечивает достаточную полноту контроля, а также не обеспечивает контроль блока па мяти в рабочем режиме при непосредственном обмене с каналом. Наиболее близким по технической сущности к предлагаемому является устройство для контроля памяти, содержащее адресный счетчик, первый и второй регистры, блок сравнения, бло контроля по четности, коммутатор. суммирующий блок, элементы И, ИЛИ Г21. в этом устройстве обеспечивается обнаружение одиночных и кратных ошибок только при считывании ин(|юрмации путем образования контрольных сумм массивов и сравнением их с эталонным значением. Оно не .обеспечивает контроль ин({юрмации в режиме записи, контроль формата обрабатываемого сообщаНИИ и сообщение оператору символов ошибок с их разделением по видам и с указанием знакомест их возникновения, что снижает глубину и полноту контроля, может привести к искажению текстового сообщения и, следовательно, снижает надежность устройства Цель изобретения - повышение надежности устройства и достоверности контроля памяти в режимах считывания и записи ин юрмации при реальной работе с каналом. 3 98 Поставленная цель достигается тем, что & устройство для контроля памяти, содержащее первый регистр, выходы которого подключены к одним из входов схемы сравнения, другие входы которой соединены с выходами счетчика, сумматор, блок контроля по четности, первый коммутатор, элементы И и ИЛИ, причем входы первого регистра и счетчика являются одними из входов устройства, одними из выходов которого являются выходы счетчика, введены группа элементов задержки, триггеры, второй коммутатор, формирователь импульсов, элементы НЕ, шифратор, элементы ЗАПРЕТ, группы элементов ИЛИ, элемент задержки, дополнитег|ьный элемент И и группа элементов И, причем выход схемы сравнения соединен с единичным входом первого триггера, единичный выход которо го соединен с первыми входами первого и второго элементов И, и одними из входов коммутаторов и первого элемента ИЛИ, выход первого элемента И соединен с единичным входом второго триггера, нулевой выход которого соединен с первым входом третьего элемента И и с вторым входом второго элемента И, единичный выход второго триггера соединен с первым входом чет вертого элемента И и входом элемента задержки, выход первого элемента ИЛИ подключен к входу формирователя импульсов, выход которого соединен с вторыми входами первого и четвертого элементов И и управляющим входом второго регистра, выходы элементов ИЛ первой группы соединены с входами бло ка контроля по четности, элементов НЕ и элементов задержки группы, выходы которых соединены с информационными входами элементов ЗАПРЕТ, выходы первого коммутатора соединены с одними из входов сумматора, выходы которого подключены к информационным входам второго регистра, выходы которого соединены с информационными входами элементов И группы и другими входами Ьумматора и второго коммутатора, одни из управляющих, входов эле ментов И группы соединены с выходом элемента задержки, а выходы подключены к входам дополнительного элемента И, выходы третьего и четвертого элементов И и дополнительного элемента И соединены с входами шифратора и другими входами первого элемента ИЛИ, выход которого соединен с управ314ляющими входами элементов ЗАПРЕТ, выходы шифратора соединены с одними из входов элементов ИЛИ второй группы, другие входы которых соединены с вЫходами второго коммутатора и элементов ЗАПРЕТ, один из входов пятого элемента И соединен с нулевым выходом первого триггера, выход второго элемента И подключен к одному из входов второго элемента ИЛИ, другие входы первого коммутатора соединены с выходами элементов НЕ и элементов ИЛИ первой группы, второй вход третьего элемента И, другие управляющие входы элементов И группы и второго коммутатора, другие входы пятого элемента И и второго элемента ИЛИ, третий вход второго элемента И и входы элементов ИЛИ первой группы являются другими входами устройства, другими выходами которого являются выходы элементов И второй группы и пятого элемента И, На чертеже изображена структурная схема устройства для контроля памяти. Устройство содержит первые адресные входы 1, вторые адресные входы 2, вход 3 прерывания от канала. входЧ признакаинформации,йн ормационные входы 5, управляющий вход 6 Режим-запись, управляющий вход 7 Режим-чтение, информационные выходы 8, вход 9 канала Считать, вход 10 канала Записать, первый регистр 11, схему 12 сравнения, первый триггер 13, первый элемент И 1, второй триггер 15, второй элемент И 16, второй коммутатор 17, третий элемент И 18, четвертый элемент И 19, пятый элемент И 20, первый элемент ИЛИ 21, второй элемент ИЛИ 22, первую группу элементов ИЛИ 23, вторую группу элементов ИЛИ 2, формирователь 25 импуль в, элемент 26 задержки, блок 2 контроля по четности, элементы НЕ 28, ербый коммутатор 29, сумматор 30, орой регистр 31, дополнительный элемент И 32, имеющий выход 33, групру элементов И 3, группу элементов 35 задержки, группу элементов ЗАПРЕТ 36, шифратор 37, счетчик 38. К входам и выходам устройства подключается блок 39 контролируемой памяти. Устройство работает следующим образом. В режиме записи информации от внешнего управляющего устройства - канала (не показан) по входу 10 поступает потенциальный управляющий сигнал Режим-запись на вход элементов И 3 и подготавливает их к открыванию. Перед .записью массива информации с байтом эталонной контрольной суммы в устройство по адресным входам 1 поступает код конечного адреса массива в регистр 11, определяющий формат массива, т.е. его нижнюю границу в области памяти, в которой должен размещаться вводимый массив информации. Код верхней границы области памяти вводится в счетчик ЗВ по входам 2. С выходов регистра 11 код конечного адреса подается на входы схемы 12 сравнения. Массив информации побайтно поступает на входы 5 при этом каждый байт сопровождается признаком информации, например импульсом сопровождения, который подается на вход Ц., Байт информации по входу 5 через элементы ИЛИ 23 поступает в блок 27 контроля по четности, на входы коммутатора 29, на входы эле-. ментов НЕ 28 и входы элементов 35 задержки. В блоке 27 байт информации проверяется по четности для выявлени одиночных ошибок. В случае, если четность байта отличается от четности, признанной правильной для устройства, блок 27 формирует сигнал ошибки , который поступает на соответствующий вход шифратора 37 и элемента ИЛИ 2U В процессе поступления массива информации элемент И 18 подготавливается к открыванию потенциальным сигналом с нулевого выхода триггера 15 и обнаруживает отклонения формата сообщения в меньшую сторону. В случае прерывания передачи информации из внешнего устройства по входу 3 поступает сигнал прерывания, который открывает элемент И 18. С выхода элемента И 1В выдается сигнал ошибки, который свидетельствует об отклонении формата сообщения в меньшую- сторону и подается на соответст;вующий вход шифратора 37 и элемента ИЛИ 21.

Для обнаруженля кратных ошибок в сообщении в устройстве производится вычисление суммы байтов сообщения и сравнение ее с эталонной контрольной суммой,байт которой поступает в конце сообщейия, В исходном положении ком мутатор 29 отключен от элементов НЕ 2 и подключен к выходам элементов

ИЛИ 23. Поэтому каждый байт информации через коммутатор 29 подается на одни из входов сумматора 30, где складывается с результатом предыдущего суммирования, поступающего на другие входы сумматора 30 (для первого байта с числом О), Значение суммы поступает в регистр 31. Запись информации в регистр 31 производится импульсом, который формируется формирователем 25 по заднему фронту сигнала сопровождения информации. С выход регистра 31 код суммы подается на входы сумматора 30 для суммирования его со следукяцим байтом информации, на входы элементов ИЗ которые работают только з режиме записи, и на входы коммутатора 17. При отсутствии ошибок каждый байт информации поступает через элементы 35 задержки открыты элементы ЗАПРЕТ 36 и элементы ИЛИ 2( по выходам 8 на информационные входы блока 39 памяти. Запись информации в блок 39 памяти производится синхроимпульсами Записать, которые поступают по входу 10 от канала. Информация записывается в блок 39 памяти по адресу, указываемому счетчиком ЗВ. После записи каждого байта информации блок 39 памяти выдает импульс на счетный вход счетчика 38 и увеличивает содержимое счетчика на единицу, после чего состояние счетчика 38 определяет адрес записи следующего байта информации. Код с выходов счетчика 38 подается на входы схемы 12 сравнения. По окончании передачи всего массива информации коды в регистре 11 и счетчике 38 совпадают, схема 12 сравнения выдает сигнал, который устанавливает триггер 13 в единичное состояние. Триггер 13 подготавли.вает к открыванию элементы И И и 16, закрывает элемент И 20, подключает коммутатор 29 к .элементам НЕ 28, отключает его от элементов ИЛИ 23, через элемент ИЛИ 21 воздействует на запрещающие входы элементов ЗАПРЕТ Зб и закрывает их элементы И 16 и 20 работают в режиме чтения. Срабатывание триггера 13: свидетельствует о записи последнего , байта массива информации и о готовности устройства к приему эталонного кода контрольной cyMWJ, Код рольной суммы, как и любой байт сообщения, поступает через входы 5 на блок 27, на элементы НЕ 28 и через элементы 35 задержки - на входы элементов ЗАПРЕТ 36. Так как элементы ЗАПРЕТ 36 закрыт то код контрольной суммы, не являющийся отображаемой оператору информацией, в блок 39 памяти не записыва ется. В элементах НЕ 28 код контроль ной суммы инвертируется, и инверсное значение этой суммы через коммутатор 29 поступает в сумматор 30, где суммируется с суммой байтов принятого сообщения. В случае, если обе сум мы совпадают, сумма их прямого и инверсного значения представляет собой код с единицами во всех разрядах- и этот код устанавливается в регистре 31. При не овпадении контрольных сумм, т.е. при наличии кратных ошибо в массиве, содержимое регистра 31 от лично от единиц во всех разрядах, от единичного кода. Импульс формирователя 25, сформированный по заднему фронту признака байта контрольной су мы, считывает код с выхода регистра 31 который поступает на элементы И 3. При этом фиксируется только единичное значение входного кода и в этом.случае не формируется сигнал ошибок. В случае, когда входной код отличен от единичного, формируется сигнал ошибки контрольной суммы, который с выхода 33 элемента И 32 пост пает на соответствующий вход шифрато ра 37 и элемента ИЛИ 21. Одновременно импульс формирователя 25 открывает элемент И 1 и устанавливает триггер 15 в единичное состояние, который фиксирует прием кода контрольной суммы. Триггер 15 сигналов с единичного выхода через элемент 26 задержки и элементы И 3 считывает код регистра.31 на входы элементов И и элемент ИЗ выдает сигнал ошибки на выход 33. Кроме того, триггер 15 подготавливае к открыванию элемент И 19, который обнаруживает отклонение формата сообщения в большую сторону. В случае, если в устройство после байта контрольной суммы поступают дополнительные байты информации, т.е. если число байтов в массиве превышает число, заданное конечным адресом в регистре 1 1 , импульс с формирователя 25 открывает элемент И 19. На выходе элемента И 19 формируется сигнал ошибки, свидетельствующий об отклонении формата сообщения в большую сторону, который поступает на вход шифратора 37. При возбуждении одного из входов шифратора 37 на его выходах формируется код ошибки, например код Забой с признаком .Мигания,а на выходе элемента ИЛИ 21 - сигнал, который закрывает элементы ЗАПРЕТ Зб и препятствует прохождению соответствующего ошибочного байта информации в блок 39 памяти. Одновременно код сигнала ошибки через элементы ИЛИ 2k по выходам 8 устройства записывается в блок 39 памяти по адресу, определяемому счетчиком 38 в момент формирования ошибки. При отображении информации qnepaтору коды из блока 39 памяти считываются внешним устройством, при этом в соответствующих знакоместах индикатора оператор видит символы ошибок. В режиме чтения информации от внешнего устройства по входу 7 поступает потенциальный управляющий сигнал Режим-чтение на управляющий вход коммутатора 17 и подготавливает его к , открыванию. 8 режиме чтения границы считываемого массива информации из блока 39 памяти также задаются кодами адресов в регистре 11 и счетчике 38о Считывание байтов информации производится тактовыми импульсами Считать, которые поступают от канала по входу 9 через элемент И 20, управляемый потенциалом с нулевого выхода триггера 13, на соответствующий вход блока 39 памяти. По каждому тактовому импульсу чтения блок 39 памяти выдает байт информации, сигнал сопровождения и импульс на счетный вход счетчика 38. Счетчик 38 в режиме чтения работает так -же, как и в режиме записи Сигнал сопровождения для каждого байта подается с выхода б.пока 39 памяти через элемент ИЛИ 22 на формирователь 25 импульсов. Считанный байт информации поступает через элементы ИЛИ 23 так же, как и при записи, на входы элементов НЕ 28, коммутатора 29, элементов 35 задержки и блока 27 контроля по четности. При отсутствии ошибок каждый считанный байт информации поступает через элементы 35 задержки, элементы ЗАПРЕТ 36 и элементы ИЛИ 2 по выходу 8 в канал. Контроль каждого байта по четности и контроль формата сообщения в режиме чтения производится так же, ка и в режиме записи. Контрольная сумм в режиме чтения формируется после чтения всего массива и выдается в к нал следующим образом. После считывания всего массива совпадают коды адресов в счетчике 38 и регистре 11, срабатывают схема 12 сравнения и триггер 13. Триггер 13 подготавливает к открыванию элемент И 16 и закрывает элемент И 20. При этом тактовые импульсы Считать блокируются элементом И 20 на входе блока 39 памяти и считывание информа ции прекращается, К этому моменту в сумматоре 30 Уже находится контрольная сумма считанного массива информации. Очередной тактовый импульс Считать поступает по входу 9 на эл мент И 1б, открывает его и подается затем через элемент ИЛИ 22 на формирователь 25 импульсов. Импульс с выхода формирователя 25 устанавливает через элемент И It в единичное состо ние триггер 15 который закрывает элемент И 16. Одновременно импульсом формирователя 25 контрольная сумма из сумматора 30 записывается в регистр 31, с выхода которого она пода ется через коммутатор 17 и элементы ИЛИ 2k по выходу 8 в канал, где сравнивается с эталонной суммой считанного массива информации. В режиме чтения коды ошибок также формируются при возбуждении соответствующих входов шифратора 37, с выхода которого они поступают через элементы ИЛИ 2 по выходу 8 в канал. Таким образом, предлагаемое устройство обеспечивает контроль памяти с обнаружением одиночных и кратных ошибок информации и отклонения формата сообщения от заданного в реж мах записи и чтения, разделение ошибок по их видам и вывод кодов ошибок в канал, что повышает достоверность, контроля памяти. Формула изобретения Устройство для контроля памяти, с держащее первый регистр, выходы которого подключены к одним из входов схемы сравнения, другие входы которой соединены с выходами счетчика, сумматор, блок контроля по четности, первый коммутатор, элементы И и ИЛИ. причем входы первого регистра и счетчика являются одними из входов устройства, одними из выходов которого являются выходы счетчика, о тличающееся тем, что, с целью повышения надежности устройства, в него введены группа элементов задержки, триггеры, второй коммутатор, формирователь импульсов, элементы НЕ, шифратор, элементы ЗАПРЕТ, группы элементов ИЛИ, элемент задержки, дополнительный элемент И и группа элементов И, причем выход схемы сравнения соединен с единичным входом пер-вого триггера, единичный выход которого соединен с первыми входами первого и второго элементов И, и одними из входов коммутаторов и первого элемента ИЛИ, выход первого элемента И соединен с единичным входом второго триггера, нулевой выход которого соединен с первым входом третьего элемента И и с вторым входом второго элемента И, единичный выход второго триггера соединен с первым входом четвертого элемента И и входом элемента задержки, выход первого элемента ИЛИ подключен к входу формирователя импульсов, выход которого соединен с вторыми входами первого и четвертого элементов И и управляющим входом второго регистра, выходы элементов ИЛИ первой группы соединены с входами блока контроля по четности, элементов НЕ и элементов задержки группы, выходы которых соединены с информационными входами элементов ЗАПРЕТ, выходы первого коммутатора соединены с одними из входов сумматора, выходы которого подключены к информационным входам второго регистра, выходы которого соединены с информационными входами элементов И группы и другими входами сумматора и второго коммутатора, одни из управляющих входов элементов И группы соединены с выходом элемента задержки, а выходы подключены к входам дополнительного элемента И, выходы третьего и четвертого элементов II и дополнительного элемента И соединены с входами шифратора и други-, ми входами первого элемента ИЛИ, выход которого соединен с управляющими входами элементов ЗАПРЕТ, выходы шифратора соединены с одними из входов элементов ИЛИ второй группы, другие входы которых соединены с выходами второго коммутатора и элементов ЗАПРЕТ, один из входов пятого элемента И соединен с нулевым выходом первого триггера, выход второго элемента И подключен к одному из входов второго элемента ИЛИ, другие входы первого коммутатора соединены с выхрдами элементов НЕ и элементов ИЛИ первой группы, второй вход третьего элемента И, другие управляющие входы элементов И группы и второго коммутатора, другие входы пятого элемента И и второго элемента И1Ш,третий вход второго элемента И и входы

элементов ИЛИ первой группы являются другими входами устройства, другими выходами которого являются выходы элементов И второй группы и пятого элемента И.

Источники информации, принятые во внимание при экспертизе

1,Авторское свидетельство СССР If , кл. q 11 С 29/00, 197.

2.Авторское свидетельство СССР f yitSOS, кл. q 11 С 29/00, 1977 (прототип).