Устройство компенсации сдвигачАСТОТ Советский патент 1981 года по МПК H04L7/02 

(54) УСТРОЙСТВО КОМПЕНСАЦИИ СДВИГА ЧАСТОТ

I

Изобретение относится к радиотехнике и другим областям, связанным с приемом модулированных сигналов данных, передаваемых по каналам тональной частоты и, в частности, с приемом сигналов данных, имеющих двухпозиционную амплитудную и относительную фазовую модуляцию с одной частично подавленной боковой полосой частот, и может быть использовано совместно с узлом выделения несущего колебания для получения несущего колебания с компенсацией сдвига частот, вносимого каналом тональной частоты.

Известно устройство компенсации сдвига частот, содержащее последовательно соединенные коммутирующий реверсивный счетчик, преобразователь, первый блок добавления-вычитания, первый делитель частоты, второй блок добавления-вычитания, второй делитель частоты, фазовый дискриминатор, первый усредняющий реверсивный счетчик, соединенный со вторым усредняющим реверсивным счетчиком и вторым блоком добавления-вычитания 1.

Недостатком известного у гтройства компенсации сдвига частот является большое время, необходимое для достижения компенсации сдвига частот.

Цель изобретения - уменьшение времени, необходимого для достижения компенсации сдвига частот.

Поставленная цель достигается тем, что в устройство компенсации сдвига частот, содержащее последовательно соединенные первый коммутирующий реверсивный счетчик, преобразователь, первый блок добавления-вычитания, первый делитель частоты, второй блок добавления-вычитания, второй делитель частоты, фазовый дискриминатор, первый усредняющий реверсивный счетчик, соединенный со вторым усредняющим реверсивным счетчиком и вторым блоком добавления-вычитания, введены второй коммутирующий реверсивный счетчик, два элемента Запрета, четыре элемента И и блок обнуления, выход которого соединен с соответствующими входами первого и второго коммутирующих реверсивных счетчиков, выходы второго коммутирующего реверсивного счетчика соединены с соответствующими входами преобразователя, первые входы первого и второго элементов И соединены с выходами первого усредняющего реверсивного

счетчика, второй вход первого элемента И соединен с первым входом первого элемента Запрета и выходом третьего элемента И, входы которого объединены с соответствующими выходами первого коммутирующего реверсивного счетчика и входами преобразователя, второй вход второго элемента И соединен с первым входом второго элемента Запрета и выходом четвертого элемента И, входы которого объединены с другими выходами первого коммутирующего реверсивного счетчика и входами преобразователя, выходы первого и второго элементов И соединены с другими входами второго коммутирующего реверсивного счетчика, а вторые входы элементов Запрета соединены с соответствующими выходами второго усредняющего реверсивного счетчика, а выходы элементов Запрета подключены к другим входам первого коммутирующего реверсивного счетчика.

На чертеже представлена структурная схема предложенного устройства.

Устройство компенсации сдвига частот содержит фазовый дискриминатор 1, два делителя 2 и 3 частоты, два блока 4 и 5 добавления-вычитания, два коммутирующих реверсивных счетчика 6 и 7, преобразователь 8, два усредняющих реверсивных счетчика 9 и 10, два элемента 11 и 12 Запрета, четыре элемента И 13, 14, 15 и 16 и блок 17 обнуления.

Устройство работает следующим образом.

В основе предложенного устройства компенсации сдвига частот лежит комбинированная система синхронизации, состоящая из статического и астатического звеньев. Дифференциалы переходов через нуль принимаемого сигнала в виде узких импульсов поступают на вход фазового дискриминатора 1, где они сравниваются по фазе с прямоугольным колебанием, снимаемым с выхода делителя 2 частоты. Импульсы с выхода фазового дискриминатора 1 после усреднения реверсивным счетчиком 9 следуют на входы блока 4 добавления-вычитания. Выбор соответствующих величин коэффициента деления делителя 2 частоты и емкости реверсивного счётчика 9 обеспечивает устойчивую автоподстройку частоты колебания на выходе делителя 2 частоты под частоту 2 (t± Af), где f - частота несущего колебания, Af - сдвиг частот в канале тональной частоты.

Выходные сигналы реверсивного счетчика 9 после дополнительного усреднения реверсивным счетчиком 10 управляют работой коммутирующих реверсивных счетчиков б и 7, связанных с преобразователем 8. Последний, в зависимости от кода, записанного в реверсивные счетчики 6 и 7, вырабатывает импульсные сигналы, поступающие на входы блока 5 добавления-вычитания, связанного через делитель 3 частоты

с блоком 4 добавления-вычитания. Частота следования этих сигналов находится в диапазоне О - AfF/2 f, , где F- частота следования высокочастотных импульсов, поступающих от задающеющего генератора на вход блока 5 добавления-вычитания. Указанные импульсные сигналы поступают также на выходы предлагаемого устройства и используются для компенсации сдвига частоты при выделении несущего колебания.

Сигнал ускоренной подстройки частоты вырабатывается при установке всех разрядов коммутирующего реверсивного счетчика 6 в «1 или «О, что соответствует сдвигу частот, превышающему 1 Гц. Сформированный таким образом сигнал ускоренной подстройки поступает на управляющий вход соответствующего элемента 11, 12 Запрета и вход элементов И 13 и 14. При этом сигнал с соответствующего выхода усредняющего реверсивного счетчика 9, минуя

усредняющий счетчик 10 и коммутирующий реверсивный счетчик 6, следует на соответствующий продвигающий вход коммутирующего реверсивного счетчика 7, т. е. сигнал с выхода усредняющего реверсивного счетчика 9 без дополнительного усреднения поступает на вход коммутирующего реверсивного счетчика 7, управляющего старщими разрядами преобразователя 8, в результате чего достигается ускоренная компенсация сдвига частоты. После компенсации сдвига

0 частот до величины, не превышающей 1 Гц, прекращается формирование сигнала ускоренной подстройки частоты и управляющий сигнал с соответствующего выхода реверсивного счетчика 9 поступает через реверсивный счетчик 10 и соответствующий элемент 11,12 Запрета на соответствующий вход коммутирующего реверсивного счетчика 6. При этом обеспечивается максимально возможное усреднение управляющих сигналов, а компенсация сдвига частот происходит с

0 точностью до младшего разряда преобразователя 8, т. е. обеспечивается точная компенсация сдвига частоты.

При включении питающих напряжений блок 17 вырабатывает единичный импульсный сигнал небольщой длительности. Этот сигнал производит начальную установку разрядов коммутирующих реверсивных счетчиков 6 и 7, при которой с вы;(одов преобразователя 8 поступают импульсы с частоJJ той следования, близкой к нулю. При этом в предельном случае разность частот, подлежащая компенсации, будет приблизительно равна Д.

Применение предложенного изобретения позволит уменьшить время, необходимое для достижения компенсации сдвига частот и тем самым повысить эффективность передачи данных. Формула изобретения Устройство компенсации сдвига частот, содержащее последовательно соединенные первый коммутирующий реверсивный счетчик, преобразователь, первый блок добавления-вычитания, первый делитель частоты, второй блок добавления-вычитания,, второй делитель частоты, фазовый дискриминатор, первый усредняющий реверсивный счетчик, соединенный со вторым усредняющим реверсивным счетчиком и вторым блоком добавления-вычитания, отличающееся тем, что, с целью уменьщения времени для компенсации сдвига частот, введены второй коммутирующий реверсивный счетчик, два элемента Запрета, четыре элемента И и блок обнуления, выход которого соединен с соответствующими входами первого и второго коммутирующих реверсивных счетчиков, выходы второго коммутирующего реверсивного счетчика соединены с соответствующими входами преобразователя, первые входы первого и второго элементов И соединены с выходами первого усредняющего реверсивного счетчика, второй вход первого элемента И соединен с первым входом первого элемента Запрета и выходом третьего элемента И, входы которого объединены с соответствующими выходами первого коммутирующего реверсивного счетчика и входами преобразователя, второй вход второго элемента И соединен с первым входом второго элемента Запрета и выходом четвертого элемента И, входы которого объединены с другими выходами первого коммутирующего реверсивного счетчика и входами преобразователя, выходы первого и второго элементов И соединены с другими входами второго коммутирующего реверсивного счетчика, а вторые входы элементов Запрета соединены с соответствующими выходами второ усредняющего реверсивного счетчика, а выходы элементов Запрета подключены к другим входам первого коммутирующего реверсивного счетчика. Источники информации, принятые во внимание при экспертизе 1. Мартынов Е. М. Синхронизация в системах передачи дискретных сообщений. М., «Связь, 1972, с. 87 (прототип).