Устройство для определения среднего Советский патент 1981 года по МПК G06F17/18 

(54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯСРЕДНЕГО

Изобретение относится к автоматике, вычислительной технике и может быть использовано для аппаратурного определения текущего среднего. Известно устройство для усреднения случайного процесса, содержащее сумматор -вычитатель, триггер знака, два вентиля, две схемы перезаписи, регист и блок управления l. Однако это устройство не позволяет определять текущее среднее с поступле нием каждого элемента выборки. Оно оп ределяет среднее определенного объема выборки за один цикл итерации или среднее нескольких выборок, одного и того же объема казиая, за несколько циклов итерации. Наиболее близким к предлагаемому является устройство для определения среднего, содержащее сумматор, первый выход которого подключен к первому входу блока памяти, счетчик делителя, управляющий Бход которого соединен с первым выходом блока управления, перВЫЙ вход которого подключен к выходу генератора импульсов 2, . К недостаткам устройства следует отнести невысокую точность оценки среднего значения и его сложность. Цель изобретения - повышение точности и упрощение устройства дпя определения среднего. Поставленная цель достигается тем, что в устройство для определения среднего введены делитель частоты и элемент запрета, при этом выход элемента запрета подключен к первому входу сумматора, второй выход которого соединен с первым входом делителя частоты, второй вход которого объединен с первым входом счетчика делителя, с первым входом элемента запрета и подключен ко второму выходу блока управления, второй вход элемента запрета объединен со вторым входом блока управления и соединен с первым выходом счетчика делителя, второй выход- которого подключен RO второму входу .блока памяти, третий вход которого соедимен с выходом делителя частоты, третий выход блока управления подключен ко второму входу сумматора, управляющий вход которого объединен с третьим входом блока управления и соединен с выходом блока памяти, второй вход счетчика делителя является первым входом устройства, четвертый вход блока управления является вторым входом устройства. Блок управления содержит два двухвходовых элемента И, два трехвходовых элемента И, элемент ИЛИ, четыре триггера и два элемента задержки, при этом нулевой выход первого триггера подключен к первому входу первого дзу входового элемента И, второй вход которого является первым входом устройства, единичный выход второго триггера соединен с первыми входами первого и второго трехвходовых элементов И, вторые входы которых объединены и являются вторым входом блока управления третьи входы первого и второго трехвходовых элементов И подключены соответственно к единичному и нулевому выходам третьего триггера, S-вход которого объединен с S-входами второго .и третьего триггеров и является третьим входом блока управления, выход первого элемента задержки соединен с R-входом первого триггера и с С-входом четвертого триггера, единичный и нулевой выходы которого подключены со ответственно к R вxQдaм второго и третьего триггеров, первый вход эле- мента ИЛИ объединен со входом второго элемента задержки, со вторым входом элемента ИЛИ, с выходом второго элемента задержки и является четвертым входом и первым выходом блока управления, выходы первого и второго трехВХ9ДОВЫХ элементов И объединены и являются вторым выходом блока управления, вьпсоды первого и второго двухвходовых элементов И объединены, под ключены к первому входу второго двух входового Элемента И и являются третьим выходом блока управления, нулевой выход второго триггера соединен со вторым входом второго двухвходово го элемента И. На фиг. 1 показана блок-схема уст ройства; на фиг. 2 - блок-схема блок управления. Устройство содержит счетчик 1 дели теля, блок 2 управления, элемент 3 запрета, сумматор 4, блок 5 памяти. генератор 6 импульсов, делитель 7 частоты. В состав блока управления входят первый и второй двухвходовые элементы И 8 и 9, первый и второй трехвхрдовые элементы И 10 и 11, первый, второй, третий и четвертый триггеры 12-15, элемент ИЛИ 16 и два элемента 17 и 18 задержки. В устройстве реализуется следующий алгоритм: Гйхп + An-(n-l) А ent .-ь 12 пп п где АХ - остаток от деления -т , х„ х„- п . ent{). При этом второе и третье, слагаемое имеют на одну значащую цифру младшего разряда больше, чем первое слагаемое. Это означает, что числовые значения этих слагаемых должны записываться со сдвигом на один младший десятичный . разряд. Устройство работает следующим образом. Коды элементов выборки х по первому входу устройства поступают на вход счетчика 1 делителя, коэффициент деления которого ло сигналу блока 2 управления устанавливается равным номеру поступающего элемента выборки, начиная с п - 1. По второму входу устройства в блок управления поступают стробимпульсы окончания каждого элемента выборки, С выхода счетчика 1 делителя импульсы поступают на входы блока 2 управления и элемента 3. запрета. Однако элемент 3 запрета на этом этайе импульсов не пропускает. В то же время с выхода блока 2 управления импульсы поступают на вход второй декады сумматора 4. С поступлением на вход счетчика 1 делителя кода х в сумматоре 4 записывается это же число, так как h 1 И А х Определение текущего среднего производится следующим образом. Пусть в сумматоре 4 записано вычисленное на предьщущем этапе текущее среднее А,. По сигналам с блока 2 управления в счетчик 1 делителя устанавливается коэффициент деления п, а число переносится из сумматора 4 в блок 5 памяти k в делитель 7 частоты. Причем в делитель 7 частоты записывается мпадшцй десятичный разряд числа Ау,,, С некоторой задержкой блок 2 управления подключает генератор импульсов 6 к входам счетчика 1 делителя, элемент 3 и делителя 7 частоты. Импульсы с генератора 6 импульсов поступают на списывание показаний делителя 7 частоты и-блока 5 памяти. После списывания с делителя 7 частоты младшего раз ряда числа Ау. его коэффициент деления становится равным 10.iИмпульсы с генератора 6 поступают также на второй вход счетчика делителя и на вто рой вход элемента 3 запрета. Элемент запрета пропускает (п - 1) импульсов и не пропускает (блокирует) каждый п-й импульс, выделяемый счетчиком 1 делителя.. Это означает, что коэффициент передачи элемента 3 запрета равен После поступления на делитель 7 часто ты числа импульсов, равного lu j.i блок 5 памяти обнуляется и на его выходе формируется сигнал, который вводится в блок 2 управления, прекращая прохождение импульсов с генератора 6 на его выход. К этому моменту в сумма торе 4 записывается количество импуль СОВ 10 А,. . Эти импульсы посту пают на вход первой декады сумматора 4 С приходом элемента выборки х„ на вход счетчика 1 делителя на его выход формируется число импульсов, равное ent-, которое поступает через блок 2 управления на вход второй декады сумматора 4, т. е. со сдвигом на один старший разряд по отношению К числу чтобы учесть равную цен поступающих импульсов. В этот момент блоком 2 управления формиру-ется сигнал, который поступает на счетчик 1 делителя для переноса записанного в нем остатка дх, в блок 5 памяти. Затем блок 2 управления подключает генератор 6 импульсов к . входам счетчика 1 делителя и делителя 7 частоты. Через делитель 7 частоты . импульсы поступают на списывание показаний блока 5 памяти. Эти же импульсы поступают в счетчик 1 делителя и делителя 7 частоты. Через делитель 7 частоты импульсы поступают на списывание показаний блока 5 памяти. Эти же импульсы поступают через счетчик 1 делителя и через блок 2 управления на вход первой декады сумматора 4. После поступления на делитель.частоты количества импульсов, равного 10- Дх,, блок 5 памяти обнуляется и сигнал с его выхода, поступая на блок 2 управления, прекращает поступление импульсов с генератора 6 импульсов. К этому моменту в сумматор 4 посту пает число импульсов 10 а в результате в нем записывается код текущего среднего А„, вычисленного с точностью до следующего младшего разряда по сравнению с кодом элементов выборки Х„. в дальнейшем, при вычислении следукнцих значений текущего среднего А.,. и т. д., paiSoTa устройства полностью повторяется. Рассмотрим принцип действия блока управления совместно с другими узлами устройства, считая, что на вход устройства поступает п - 1 элементов выборки. К моменту окончания (n-l)-ro элемента устройство находится в следующем состоянии. В блоке 5 памяти и делителе .7 частоты, записан код Af, причем в делителе 7 частоты записан младший десятичный разряд этого кода.. Сумматор 4 находится в нулевом состоянии, в счетчике делителя 1 установлен коэффициент деления п. На элементы И 8 и 9 подан разрешающий потенциал с триггеров 12 и 13 соответственно, на элементы И 10 и 11 запрещающий потенциал с триггера 18, на элемент И 10 - запрещающий, а на элемент И 11 - разрешающий потенциал с триггера 14. С этого исходного со- . стояния начинается определение текуще го среднего А.Импульсы с генератора 6 через элемент И 8 поступают на счетчик 1 делителя и делитель 7 частоты, а через элемент И 9 - на второй вход элемента 3 запрета. Сигнал, который формируется на выходе блока 5 памяти в момент его обнуления, подается на триггеры 12-14, изменяя их состояние на противоположное. При этом на элементы И 8 и 9 подаются запрещающие потенциалы с триггеров 12 и 13 соответственно, на элементы И 10 и 11 - разрешающий потенциал с триггера 13, на элемент И 10 - разреша1рщий, а на элемент И 11запрещающий потенциалы с .триггера 14. К этомумоменту в сумматор 4 записывается количество импульсов 10- А. Число импульсов равное, ent , с , выхода .счетчика 1 делителя поступает через элемент И 11 на вход второй декады сумматора 4, т. ё. со сдвигом на один старший разряд по отношению к числу 10- Af,,- , чтобы учесть равную цену поступающих импульсов. 7 Строб-импульс окончания п-го элемента выбЬрки поступает, через элемент ИЛИ 16 и элемент 17 задержки на входы триггеров 12 и 15 и изменяет ихсостояние на противоположное. С тригге ра 12 поступает разрешающий потенциал на элемент И 8, выходной сигнал триггера 15 опрокидывает триггер 14 (триг тер 13 остается при этом в прежнем состоянии), который подает разрешающий потенциал на элемент И 11 и запре щающий потенциал на элемент И 10. Эле мент И 8 подключает генератор 6 имг; пульсов к входам счетчика 1 делителя и делителя 7 частоты, а элемент И М соединяет выход счетчика lS-делителя с выходом первой декады сумматора 4. После обнуления блока 5 памяти сиг нал с его выхода поступает на йдйнйчные входы триггеров,12-14, при этом триггер 13 остается в прежнем состоянии, а состояние триггеров 12 и 14 меняется на противоположное. После этого строб-импульс окончания п-го элемента выборки с выхода элемента 18 задержки поступает на счетчик lS-делителя, устанавливая его коэффициент деления равным h - 1. Этот же импульс с выхода элемента 18 задержки через элемент ИЛИ 16 и элемент 17 задержки поступает на триггеры 12 и 15, устаиявлявая их в исходное состояние. Сигналом триггера 15 в исходное состояние возвращается также триггер 13. Таким образом, на данном этапе состояние всех элементов блока 2 управления и остальных блоков устройства соответствует тому которое указано в начале и с которого начинается вычисление текущего сред:него A/f. Таким образом, предлагаемое устройство по сравнению с известным обеспечивает более высокую точность измерений (на один младший разряд) и имеет более простую схемную реализацию та.к как в нем отсутствуют такие блоки, как блок разности, блок делимого, блок вьщеления знака и счетчик замеров. Формула изобретения. 1. Устройство для определения сре него, содержащее сумматор, первый вы ход которого подключен к первому вхо ду блока памяти, счетчик делителя, управляющий вход которого соединен с 3 первым выходом блока управления, первый вход которого подключен к выходу генератора импульсов, отличающееся тем, что, с целью повышения точности и упрощения устройства, в. него введены делитель частоты и элемент запрета, при этом выход элемента запрета подключен к первому входу сумматора, второй выход которого соединен с первым входом делителя частоты, второй вход которого объединен с первым входом счетчика делителя, с первым входомэлемента запрета и подключен ко второму выходу блока управления, второй вход элемента запрета объединен со вторьм входом блока управления и соединен с первьпч выходом счетчика делителя, второй выход которого подключен ко второму входу .блока памяти, третий вход которого соединен с выходом делителя частоты, третий выход блока управления подклю ген ко второму входу сумматора, управляющий вход которого объединен с третьим входом блока управления и соединен с выходом блока памяти, второй вход счетчика делителя является первым входом устройства, четвертый вход блока управления является вторым входом устройства. 2. Устройство по п. I, отличающееся тем, что блок управления содержит два двухвходовых элемента И, два трехвходовых элемента И, элемент ИЛИ, четыре триггера и два элемента задержки, при этом нулевой выход первого триггера подключен к первому входу первого двухвходового элемента И, второй вход которого является первым входом устройства, единичный выход триггера соединен с первыми входами первого и второго трехвходовых элементов И, вторые входы которых объединены и являются вторым ВХОД.ОМ блока управления, третьи .входы первого и второго трехвходовых элементов И .подключены соответственно к единичному и нулевому выходам третьего триггера, S-вход которого объединен с S-входами второго и третьего триггеров и является третьим входом блока управления, .выход первого элемента задержки соединен с R-BXOдом первого триггера и с С-входом четвертого триггера, единичный.и нулевой выходы которого подключены соответственно к R-входам второго и третьего триггеров, первый вход элемента ИЛИ объединен со входом второго элемента

задержки, со вторым входом элемента ИЛИ, с выходом второго элемента задержки и является четвертым входом и первым выходом блока управления, выходы первого и второго трехвходовых элементов И объединены и являются вторым выходом блока управления, выходы первого и второго двухвходовых элементов И объединены, подключены к первому входу второго двухвходового элемента

И и являются третьим выходом блока yitравления, нулевой выход второго триггера соединен со вторым входом второго двухвходового элемента И. Источники информации, принятые во внимание при экспертизе

11

DФИГ 1

tt