Устройство для умножения и деления Советский патент 1982 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах. Известно логарифмическое вычислительное устройство для линейных преобразований аналоговых сигналов, содержащее логарифмические преобразователи, блок линейных преобразований, антилогарифмический преобразоЁатель, блок формирования выходных масштабных коэффициентов ll. Недостатком данного устройства является сложность его и его блоков так как, в частности, блохи логарифмического и атилогарифмйческого преобразования помимо элементов собстве ного логарифмирования и атилогарифми рования содержат также пороговые эле менты, масштабные элементы, делители, сумматоры, источники опорного на пряжения. Наиболее близким по техническому 0ешению к изобретению является устройство умножения и деления, содержащее логарифмирующие функциональные преобразователи,потенцирующий функциональный преобразователь.алгебраический сумматор,причем входы логарифмирующих функциональных преобразователей соединены со входами операндов устройства, выходы логарифмирующих преобразователей соединены со входами алгебраического сумматора, выходы которого соединены со входами потенщчрующего функционального преобраз6°вателЯе выход которого соединен с выходом устройства L21. Недостатком этого устройства являются достаточно высокие затраты оборудования, в частности,,для реализации потенцирующего функционального преобразователя, Цель изобретения - сокращение затрат оборудования. Поставленная цель достигается тем что в устройство введен блок сдвига, причем входы логарифмирующих функциональных преобразователей соединены со входами операндов устройства, выходы логарифмических преобразователей соединены со входами алгебраического сумматора, выходы младших разрядов которого соединены со входа ми потенцирующего функционального пр образователя, выходы которого подклю чены к информационным входам блока сдвига, управляющие входы которого подключены к выходам старших разрядо алгебраического сумматора, а выходы блока сдвига являются выходами устро ства. На чертеже представлена структурная схема устройства. Устройство содержит логарифмирующие функциональные преобразователи 1 и 2, алгебраический сумматор 3, поте цирующий функциональный преобразователь 4, осуществляющий потенцирование младших разрядов мантиссы, блок сдвига 5. Устройство работает следующим образом. Умножение и деление чисел, представленных в форме с фиксированной запятой, в данном устройстве реализуется по следующему алгоритму: с-а.Ь С 2 bg-2. Логарифмы чисел а и b подаются на вход алгебраического сумматора 3, где над ними производят операции сум мирования или вычитания и затем млад шие разряды, соответствующие мантиссе числа с, и знак поступают в потен цирующий функциональный преобразователь Ц, выполненный аналогично логарифмическим функциональным преобразователям 1 и 2 и реализующий операцию потенцирования младших разрядов мантиссы. Приведение результата к форме с .фиксированной запятой осуществляется блоком сдвига 5 путем сдвига выхода потенцирующего функционального преобразователя относительно выхода устройства вправо или влево в зависимости от знака на выходе алгебраического сумматора 3 на число разрядов, ука занное старшими разрядами выхода сумматора. Такое построение устройства позволяет сократить объем оборудования известного устройства без уменьшения его быстродействия за счет использования в устройстве функционального преобразователя, осуществляющего потенцирование младших разрядов мантиссы. Функциональные преобразователи, используемые в устройстве, имеют одинаковую структуру и могут выполняться на постоянных запоминающих устройствах. Алгебраический сумматор в отличие от простого сумматора содержит дополнительно, две линейки переключателей прямого или инверсного кода, а блок сдвига может выполняться на широко распространенных схемах мультиплексирования. Таким образом, вновь вводимые блоки и связи не являются более сложными и аппаратуроемкими. Формула изобретения Устройство для умножения и деления, содержащее логарифмирующие функ1 ирнальные преобразователи, потенцирующий функциональный преобразователь, алгебраический сумматор, причем, входы логарифмирующих функциональных преобразователей соединены со входами операндов устройства, выходы логарифмирующих преобразователей соединены со входами алгебраического сумматора, выходы младших разрядов которого соединены со входами потенцирующего функционального преобразователя, отличающееся тем, что, с целью сокращения затрат оборудования, в неге введен блок сдвига, причем выходы старших разрядов алтебраического сумматора подключены к управляющим входам блока сдвига, информационные входы которого соединены с выходами потенцирующего функционального преобразователя, а выходы блока сдвига являются выходами устройства. Источники информации, принятые во внимание при экспертизе 1о Авторско.е свидетельство СССР № 650082, кл. G Об G 7/2, 1976. 2. Бузу нов Ю.А., Вавилов Е.Н-. Принципы построения цифровых вычислительных машин. Киев, Техника, 1972 (прототип).

1