Цифровой регулятор Советский патент 1982 года по МПК G05B11/26 

(5) ЦИФРОВОЙ РЕГУЛЯТОР

1

Изобретение otнocитcя к цифровым системам автоматического, регулирования и может быть использовано для прямого цифрового управления объектами, оснащенными частотными датчиками регулируемых параметров.

Известен цифровой регулятор, работающий по принципу счета импульсов датчика за калиброванный интервал времени и содержащий регистры, соединенные каждый со своим блоком памяти, выходы которых через цифроаналоговые преобразователи (ЦАП) соединены с сумматором, а также схему совпадений, генератор эталонной частоты и блок управления.

.За калиброванный интервал времени, формируемый с помощью генератора эталонной частоты и блока управления, импульсы датчика поступают через открытую схему совпадений в регистр пропорциональной составляющей. В последний в начале каждого цикла . заносится код уставки и, таким об-тэозом, ПО окончании калиброванного интервала времени в этом регистре образуется код ошибки в системе.Этот код суммируется с кодом регистра. интегральной составляющей, в результате чего образуется код текущего значения интегральной составляющей закона регулирования. Дифференциальная составляющая образуется в своем регистре путем нахождения первой

10 разности кодов ошибок в соседних циклах. Будучи преобразованным в аналоговую форму с помощью ЦАП,состав- ляющие закона регулирования суммируются , и на выходе сумматора обра15зуется регулирующее воздействие ЗНедостатками регуляторов этого типа являются жесткие требования к разрешающей способности частотных датчиков, так как при малой разрешаю20щей способности для достижения высокой точности регулирования-необходимо увеличивать длительность калиб.рованного интервала времени,что, в свою очередь, ведет к у зеличению инерционности регулятора и снижению качества и точности регулирования fв пределе - к потере устойчивости) сложность устройства, обусловленная наличием раздельных (для каждой сос тавляющей) вычислителей и ЦАП. Известен цифровой регулятор,использующий метод счета импульсов эталонной частоты за период следова ния импульсов датчика и содержащий схему выделения временного интервала состоящую из схемы совпадений,триггера, элемента задержки и регистра интервала, в который в каждом цикле заносится код уставки. В течение ука занного временного интервала с помощью второго триггера и второй схе мы совпадения пропорциональный регистр заполняется импульсами эталонной частоты. В зависимости от знака ошибки содержимое пропорционального регистра по окончании цикла в прямом или дополнительном коде переносится в промежуточную память, к выходу которой подключен ЦАП. Преобразован ное последним в аналоговую форму, регулирующее воздействие подается на объект регулирования 2. Недостатками устройст.ва являются низкая надежность вследствие обратно пропорциональной зависимости между временным интервалом и текущим значением регулируемой координаты объек та, что обуславливает нелинейность системы регулирования и при больших возмущениях может привести к aBtoKoлебательным процессам, а также высокие требования к разрешающей способности частотных датчиков,поскольку для приближения системы k квазинепрерывной необходимо уменьшать вре мя цикла и сложность технической реа лизации. Наиболее близким к предлагаемому является цифровой пропорциональноинтегральный регулятор, содержащий измеритель частоты, вход которого соединен с входом регулятора, первый и второй блоки вентилей, выходы кото рых соединены соответственно с входами- блока суммирования и преобразователя код-фаза, выход которого подключен к выходу регулятора 3J. Недостатками известного регулятрр

являются сложность и недостаточно высокое быстродействие, поскольку операции получения кода регулируемой 9

сов, выход которого соединен с входом первого элемента И, выход которого подключен к третьему выходу из84величины, получения разности и масштабирования разнесены во времени, а также недостаточно высокая надежность работы устройства, поскольку процессы получения кода регулируемой величины и кода частоты питающей сети не синхронизированы. Отсутствие синхронизации, влечет за собой явления, при которых не полностью сформированный код измерителя частоты может быть перенесен в блок суммирования, что, естественно,Вызывает ошибку в вычислении регулирующего воздействия. Кроме того, для сокращения времени получения кода регулируемой величины в случае использования частотного датчика требования к разрешающей способности последнего должны быть достаточно высокими, что, в свою очередь, усложняет конструкцию . частотного датчика и снижает надежность его работы. Цель изобретения - повышение надежности, быстродействия и упрощение регулятора. Поставленная цель достигается тем, что в цифровой регулятор введены RS-триггер, элемент ИЛИ и последовательно соединенные первый и второй элементы задержки, выходы которых соединены соответственно с первым и вторым входом элемента ИЛИ, третий вход которого подключен к первому выходу измерителя частоты, а выход - к первому управляющему входу блока суммирования, второй и третий управляющие входы которого соединены соответственно с первым и вторым выходом RS-триггера, S-вход которого подключен к управляющему входу первого блока вентилей и второму выходу измерителя частоты, С-вход - к выходу второго элемента задержки и управляющему входу второго блока вентилей, а R-BXOJDI - к выходу блока суммирования, информационный вход которого соединен с третьим выходом измерителя частоты, а кодовые выходы с соответствующими входами второго блока вентилей, причем задающие входы регулятора подключены к Соответствующим входам первого блока вентилей . При этом измеритель частоты содержит первый формирователь импульSмерителя частоты, и последовательно соединенные второй формирователь импульсов, второй элемент И, преобразователь код-частота и делитель частоты, выход которого подключен к первому выходу измерителя частоты и первому входу первого формирователя импульсов, второй и третий входы которого соединены соответственно с выходами преобразователя код-частота и второго формирователя импуль сов, причем выход последнего подключен ко второму выходу измерителя частоты, первый вход - к входу изме рителя частоты, а второй вход - к выходу первого формирователя импуль сов, тактовые входы первого и второго элементов И., а также преобразователя код-частота соединены с вы ходом генератора тактовой частоты. Кроме того, блок суммирования содержит .последовательно соединенные счетчик импульсов, третий блок вентилей и накапливающий сумматор, выходы которого подключены к кодовым выходам блока суммирования, входы которого соединены с разрядными входами счетчика импульсов, счетный вхо которого соединен с информационным .входом, а управляющий выход - с выходом блока суммирования, причем первый, второй и третий управляющие входы суммирования подключены к соответствующим входам третьего блок вентилей. На чертеже приведена блок-схема цифрового регулятора. Схема содержит измеритель 1 частоты, состоящий из первого формирователя 2 импульсов, второго формирователя 3 импульсов, первого элемента k совпадений, второго элемента 5 совпадений, преобразователя 6 кодчастота, делителя 7 частоты, а также блок 8 суммирования, содержащий счетчик 9 импульсов, третий блок 10 вентилей и накапливающий сумматор 11 кроме того первый блок 12 в,ентилей, RS-триггер 13 элемент ИЛИ. ,пер-, вый элемент 15 задержки, второй элемент 16 задержки, второй блок 17 вен тилей, преобразователь 18. код-фаза, и генератор 19 тактовой частоты. Работа устройства осуществляется следующим образом. формирователь 3 формирует импуль сы, длительность которых равна пери ду Т следования импульсов датчика. 86 поступающих на вход измерителя частоты. В течение интервала Т открыт элемент 5-совпадений, закрыт формирователь 2, и импульсы с частотой fо поступают в регистр преобразователя 6 код-частота. По окончании интервала Т в последнем окажется записанным число По окончании интервала Т сигналом формирователя 3 закрывается элемент 5 совпадений и формирователь 2. Первый же выходной импульс преобразователя 6 код-частота устанавливает формирователь 3 и открывается схема U совпадений, через которую импульсы f поступают на третий выход измерителя частоты. Импульсы преобразователя 6 код-частота, частота которых определяется выражением где k - постоянная, поступает иа делитель 7 частоты, первый же выходной импульс которого приводит к запиранию формирователя 2 и элемента совпадений и отпиранию формирователя 3. Все э 1ементы измерителя 1 частоты возвращаются в исходное состояние и в дальнейшем его работа повторяется по описанному циклу. При этом схема k совпадений открыта в течение интервала Т Р - Ч F где Р - коэффициент деления делителя 7 частоты. За это же время на третий выход измерителя частоты поступает число импульсов или с учетом (1) и (2) гУ Р V Учитывая, что Т - р очевидно,что число импульсов, поступивших на третий выход измерителя частоты, пропорционально частоте F датчика регулируемой .величины. Выходные импульсы измерителя частоты через информационный вход блока

791

суммирования поступают на счетный вход счетчика 9 куда предварительно по сигналу с формирователя 3 через блок 12 вентилей записывается ддполнительный код уставки N. Этим же сигналом в начале каждого цикла триггер 13 устанавливается в единичное состояние. По окончании цикла работы измерителя 1 частоты в счетчике 9 записано число

.-N,

которое характеризует текущее значение ошибки в системе. Знак ошибки распознается по состоянию триггера 13. Если ошибка положительна, т.е. N« Nn, то переполнения счетчика Э не происходит, триггер 13 остается в единичном состоянии и через блок 10 вентилей со счетчика 9 снимается обратный код Ng. Если же ошибка отрицательна, т.е. N N, то счетчик 9 переполняется, триггер 13 устанавливается в нулевое состояние и со счетчика 9 через блок 10 вентилей снимается прямой код N,

Вычисление регулирующего воздействия осуществляется следующим образом.

По окончании цикла работы измерителя 1 частоты сигналом с первого входа измерителя частоты через элемент ИЛИ разрешается перенос содержимого счетчика 9 через блок 10 вентилей в сумматор 11, причем в зависимости от знака ошибки переносится либо прямой, либо обратный код ошибки. Таким образом, в сумматоре окажется записанным число

Nv(,M+))tNgCMH)-

Это число является алгебраической суммой отклонений регулируемого параметра от заданного значения в течение всего процесса регулирования, т.е. в пренебрежении погрешностью квантования и дискретности - интегральной составляющей закона регулирования.

Через временной интервал, определяемый элементом 15 задержки, в блоке 8 суммирования указанная операция повторяется путем подачи сигнала через элемент ИЛИ 1 на вход

588

блока 10 вентилей, тогда число в сумматоре 11 окажется равным

) -- .S NcU)iNgCnH) (5)

5t-l

И представляет собой пропорционально.интегральную функцию ошибки в систе ме. Через.временной интервал,опре- деляемый элементом 16 задержки, разрешается перепись кода N через блок 17 вентилей в преобразователь 18 код-фаза, опрокидывается триггер 13 и код счетчика 9 передается через блок 10 вентилей в сумматор 11. Лри этом (поскольку изменилось сое- тояние триггера 13) содержимое сумматора П вновь становится равным Nj, т.е. к следующему циклу сохраняется значение интеграла ошибки в системе.

Преобразователь 18 код-фаза преобразует код NK в фазу импульсов. Выходная величина преобразователя 18 код-фаза используется для фазового управления, например, тиристорным преобразователем.

Применение предлагаемого регулятора для управления приводными двигателями на машинах, выпускающих кабельную бумагу, позволит значительно повысить качество продукции без усложнения аппаратуры регулирования и применения датчиков скорости с высокой разрешающей способностью,что 5 позволит получить значительный экономический эффект.

формула изобретения 1. Цифровой регулятор, содержащий измеритель частоты, вход которого соединен с входом регулятора,первый и второй блоки вентилей, выходы которых соединены соответственно с входами блока суммирования и преобразователя код-фаза, выход которого подключен к выходу регулятора, о тличающийся тем, что, с повышения надежности, быстродействия и упрощения регулятора, в

него введены RS-триггер, элемент ИЛИ и последовательно соединенные первый и второй элементы задержки, выходы которых соединены соответственно с первым и вторым входом элемента ИЛИ, третий вход которого подключен к первому выходу измерителя частоты, а выход - к первому управляющему

входу блока суммирования, второй и третий управляющие входы которого соединены соответственно с первым и вторым выходом PS-триггера, S-вход которого подключен к управляющему входу первого блока вентилей и второму выходу измерителя частоты, С-вход - к выходу второго элемента задержки и управляющему входу второг ;блока вентилей, а R-вход - к выходу блока суммирования, информационный вход которого соединён с третьим выходом измерителя частоты, а кодовые выходы - с соответствующими входами второго блока вентилей, причем задающие входы регулятора подключены к соответствующим входам первого блока вентилей.

импульсов, примем выход последнего подключен к второму выходу измерителя частоты, первый вход - к входу измерителя частоты, а второй вход к выходу первого формирователя иипульсов, тактовые входы первого и второго элемента И, а также преобразователя код-частота соединены с выходом генератора тактовой частоты : 3- Регулятор по П.1, о т л ичающийся тем, что блок суммирования содержит последовательно соединенные счетчик импульсов, третий блок вентилей и накапливающий

сумматор, вь1ходы которого подклйчены к кодовым выходам блока суммирования, входы которого соединены с разрядными входами сметчика импульсов, счетный вход которого соединен с информационным входом, а управляющий выход - с выходом блока суммирования, причем первый, второй и третий управляющие входы блока суммрования подключены к соответствующи входам третьего блока вентилей.

Источники информации, принятые во внимание при экспертизе

кп. k2 г 11/26, опублик. ISfi.

3.Авторское свидетельство СССР № 377728, кл. G 05 В 11/26, 1973 (прототип).