Цифровой регулятор Советский патент 1981 года по МПК G05B11/26 

.

Изобретение относится к цифровым системам автоматического регулирования и может быть использовано для управления объектами, оснащенньилИ частотными датчиками регулируемых параметров .

Известно устройство для цифрового регулирования скорости, содержащее измеритель частоты, сумматор, выходной преобразователь и генератор тактовой частоты.

Недостатком данного устройства является низкая точность.

Наиболее близким к изобретению по технической сущности является цифровой регулятор, содержащий генератор тактовой частоты, последо ательно соединенные измеритель частоты, устройство суммирования, первый блок, вентилей и выходной преобразователь, выход котррого соединен с выходом регулятора/ и первый элемент ИЛИ,выход которого подключен к первому управляющему входу устройства суммиро-. вания, а первый и второй входы соответствецно, к входу и выходу первого элемента задержки, выход которого через второй элемент задержки соединен с управляющим входом первого блока вентилей, причем выход генератора

тактовой частоты подключен к первому входу измерителя частоты 1.

Недостатком данного регулятора следует считать недостаточно высокое быстродействие, обусловленное наличием двух этапов работы измерителя частоты. Переменный интервал дискретизации в системе, обусловленный измерением частоты по периоду, приво10дит к ухудшению качества регулирования при малых значениях регулируемого параметра, а следовательно-, к снижению точности «/

Цель изобретения - повышение быст15родействия и точности регулятора.

Указанная цель достигается тем, что в него введены делитель частоты и последовательно соединенные третий и четвертый элементы згщержки, выходы

20 которых соединены соответственно с установочным и вторым управляющим входами устройства суммирования, вход третьего элемента задержки, подключен К выходу второго элемента задержки,

25 выход генератора тактовой частоты через делитель частоты - к первому входу первого элемента ИЛИ, а также тем, что измеритель частоты,. содержгиций блок синхронизации, первый, второй и третий входы которого подключены со30

ответственно к первому, второму и третьек1у входам измерителя, а первый и второй выводы - к первому и втором входам реверсивного счетчика, прямые и инверсные выходы которого соединены соответственно с первым и вторым выходами измерителя и через первый второй дешифраторы - с первым и вторым управляющими входами блока синхронизгщии, а также тем, что устройство суммирования содержит блок инкремента и второй блок вентилей, выходы которых через второй.злемент ИЛИ соединены с входом накапливающего сумматора, выход которого подключен к выходу устройства, а обнуляющий . вход - к установочному входу устройства, причем вход блока инкремента и информационный вход второго блока вентилей соединены соответственно с первым и вторым информационными входами устройства, а их управляющие входы - с вторым и первым управляющими входами устройства.

На чертеже приведена блок-схема цифрового регулятора.

Она содержит измеритель 1 частоты состоящий из блока 2 синхронизации, реверсивного счетчика 3 и первого и второго, дешифраторов 4 и 5,устройство б суммирования, состоящее из блок 7 инкремента, второго блока 8 вентилей, второго элемента ИЛИ 9 и накапливающего сумматора 10, первый блок 11 вентилей, выходной преобразователь 12, делитель 13 частоты, первый элемент ИЛИ 14, первый, второй, третий и четвертый злементы 15-18 задержки и генератор 19 тактовой частоты.

Регулятор работает следующим образом.

На второй и третий входы измерителя 1 частоты п.оступают соответственно импульсы частотного задатчика регулируемого параметра f и частотного датчика обратной связи f.

Устройство б синхронизации, осуществляет привязку импульсов fj и f к частоте f таким образом, что одновременное, присутствие импульсов f и f соответственно на суммирующем и вычитгиощем входах реверсивного счетчика 3 исключено.

В реверсивном счетчике 3 образуется код суммы отклонений между згщанньм и истинным значениями регулируемой величины. В пренебрежении эффектом дискретизации и квантования можно записать

|uj-vat,

НиШ

где N tii - текущее значение кода в реверсивном счетчике 3. Л пеАнаЛ режим работы измерителя 1 частоты определяется емкостью счетчика 3. При полном заполнении счетчика 3, что .имеет место при больших или длительных рассогласованиях в случае f д срабатывает дешифратор 5 и блокирует поступление импульсов f3 на вход сложения счетчика 3. Этот процесс продолжается до тех - пор, пока счетчик 3 выйдет в линейный режим за счет поступления импульсов f на вход вычитания. Аналогичным образом дешифратор 4 срабатывает при обнулении счетчика 3 в случае

А 3 Р этом блокируется поступление импульсов fд.

При поступлении очередного импульса с выхода делителя 13 частоты через элемент или14 открываются венти-. ли блока 8 и прямой код в рассматриваемом п-ом цикле из счетчика 3 переписывается в накапливающий сумма. тор 10. В последнем хранится интегральная составляющая предьвдущегр (п-1 )-го цикла в дополнительном, ко0 Де. Таким образом, в сумматоре 10 окажется записанным число

e(n)rNtt(n)-NH(n-),

равное текущему значению ошибки в 5 системе.

.Импульс делителя 13 частоты,задержанный на время, определяемое элементом 15 задержки, вновь разрешает подачу прямого кода N и(п) в сумматор 10. Сложение кодрв N(n) и в(п) дает интегрсшьно-пропорциональное регулирующее воздействие

, ,Nn(n1 NM(n)te(r)

5 . Через время, определяемое элементом 16 задержки, разрешается перепись этого кода из сумматора 10 через блок 11 вентилей в выходной :преобразователь 12. Через время, опрбделяеф мое элементом 17 задержки, обнуляется сумматор 10, а через время,опре-г деляемое элементом 18 задержки, разрешается работа блока 7 инкремента, в котором к обратному коду счетчика 3 добавляется единица младшего разряда. Полученный дополнительный код

МАОП(П) передается через злемент Или 9 в сумматор 10. На этом цикл работы регулятора заканчивается. Начало следующего цикла определяется 0 моментом поступления очередного импульса с делителя 13 частоты.

Для нормгшьной работы регулятора необходимо выполнить условие

1

«

I

где - коэффициент деления делителя частоты 13}, зРв задержки соответстМвукхцих элементов задержки.

Поскольку,.при современной элементной базе времена t.. .. t могут быть выбраны весьма малыми (десятки65 сотни наносекунд),, то период дискретизации, равный - , может быть выбран также малым Гединицы-десятки микросекунд). Для большинства промышленных объектов, и в частности . электроприводов, такая величина периода дискретизации по сравнению с постоянной времени объекта является пренебрежимо малой, что позволяет рассматривать систему как квазинепре рывную и получать точность регулирования, соизмеримую с непрерывными системами. Более высокое быстродейст вие предлагаемого регулятора обуслов ,лено квазинепрерывным сравнением f в реверсивном счетчи частот fj и ке 3., Такое сравнение величин частотных сигналов является объективно наиболе быстродействующим и при уровнях частот f и f 10 кГц и выше для боль.шинства промыоленных объектов дискретность сравнения практически не сказывается. Применение данного регулятора для управления скоростными режимами бумагоделательных машин позволит значи тельно повысить качество конечной продукции, что даст определенный эко номический эффект. Формула изобретения 1. Цифровой регулятор, содержащий генератор тактовой частоты, последовательно соединенные измеритель частоты, устройство суммирования, первый блок вентилей и выходной преобразователь, выход которого соёдинен с выходом регулятора, и первый элемент ИЛИ/ выход которого подключен к первому управляющему входу устройства суммирования,, а первый и. второй входы соответственно к входу и выходу первого элемента задержки, выход которого через второй элемент задержки соединен с управляющим входом первого блока вентилей, причем выход генератора тактовой частоты подключен к первому входу измерителя частоты, отличающийся тем, что, с целью повышения быстродействия и точности регулятора; в него введены делитель частоты и последовательно соединенные третий и четвертый элементы задержки, выходы которых соединены соответственно с установочным и вторым управляющим входами устройства суммироьнния«вход третьего элемента задержки псцключен к выходу второго элемента задержки, а выход генератора тактовой частоты через делитель частоты - к первому входу первого элемента ИЛИ. 2.Регулятор по п. 1, о т л и чающийся тем, что измеритель частоты содержит блок синхронизации, первый, второй и третий входы которого подключены соответственно к первому, второму и- третьему входам измерителя, а первый и второй выходы - к первому и второму входам реверсивного счетчика, прямые и ииверс-. ные выходы которого соединены соответственно с первым и вторым :выходами измерителя и через первый и второй дешифраторы - с первым и вторым управляющими входами блока синхронизации. 3.Регулятор по п. 1, отличающийся тем, что устройЬтво суммирования содержит блок инкремента и второй блок вентилей, выходы которых через второй элемент ИЛИ соединены со входом накапливающего сумг матора, выход которого подключен к выходу устройства, а обнуляющий вход - к установочному входу устройства, причем вход блока инкремента и информационный вход второго блока вентилей соединены соответственно с первым и вторым информационными входами устройства, а их управляющие входы - с вторым и первым уп равляющими входами устройства. Источники информации, принятые во внимание при экспертизе 1.Патент Японии 43-71691, кл. 54 (7)Д320, 1, опублик. 1968. 2.Авторское свидетельство СССР по заявке 2666825,кл. G 05 В 11/26, 1978 (прототип).