Устройство для управления переключением скользящего резерва Советский патент 1982 года по МПК G06F11/20 H05K10/00 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для автоматического скользящего резервирования функционально законченных узлов, блоков, элементов радиоэлектронной аппаратуры, трактов и каналов связи различного назначения.

По основному авт. св. № 545985 известно устройство для управления переключением скользящего резерва, содержащее коммутатор и матрицу элементов И-НЕ с числом столбцов, равным числу основных блоков и с числом строк, равным числу резервных блоков, выходы элементов контроля каждого i-ro основного блока через инверторы соединены с первыми входшли элементов И-НЕ соответствующего 1-го столбца матрицы, а выходы элементов контроля каждого j-ro резервного блока соединены со вторыми входгми элементов И-НЕ соответствующей j-й строки матрицы, выход каждого элемента И-НЕ матрицы соединен с соответствующим входом коммутатора и со входгши всех элементов И-НЕ j-й строки и i-ro столбца матрицы ClJНедостатком известного устройства является то, что оно не способно jaaaличать основные блоки rio степени их важности в обеспечении работоспособности системы и производить резервирование блоков в определенной очередности в соответствии с их важностью. В результате надежность работы резервированных систем снижается.

Цель изобретения - повышение надежности работы устройства, в част10ности за счет обеспечения освобождения одного резервного блока, заместившего наименее приоритетный основной блок.

Поставленная цель достигается

15 тем, что в устройство для управления

переключением скользящего резерва введены по числу элементов контроля приоритетных основных блоков элементы задержки. И, ИЛИ и вторые эле20менты И-НЕ, причем выход каждого первого элемента И-НЕ j-ro столбца матрицы соединен с входами соответствуннцего элемента И, последний вход каждого И соединен с выходом элемента контроля основного блока того же приоритета через соответствующий инвертор, вход каждого элемента ИЛИ соединен с выходом соот ветствуищего элемента И, а дополнительные входы кеикдого последующего элемента ИЛИ соединены со всеми входами каждого предыдущего элемента ИЛИ, выход каждого элемента ИЛИ соединен с первым входом соответствующего второго элемента И-НЕ и с входом соответствующего элемента задерж ки, выход которого соединен с вторым входом второго элемента И-НЕ, а выход каждого второго элемента И-НЕ со динен с входами первых элементов И-Н соответствующего столбца матрицы. Кроме того, элементы задержки выполнены в виде линий задерхски- с разным временем задержки. Время задержки определяется длиной линий задержки. На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит коммутатор 1 элементы 2-5 контроля основных блот ков,элементы 6-8 контроля резервных блоков, инверторы 9, матрицу первых элементов И-НЕ 10 с числом столбцов равным числу основных блоков, и числом строк, равным числу резервных блоков, элементы И 11, ИЛИ 12 и вторые элементы И-Нр 13 по числу элеме тов контроля основных приоритетных блоков, линии 14-16 задержки с различным временем задержки. Выход каж дого элемента 2-5 контроля основного блока через соответствующий инвер тор 9 соединен с входами первых элементов И-НЕ 10 соответствующего столбца матрицы, а выход каждого эл мента 6-8 контроля резервного блока соединен с входами первых элементов И-НЕ 10 соответствующей строки матрицы. Выход каждого из первых элементов И-НЕ 10 матрицы соединен с соответствующим входом коммутатора и с входами всех первых элементов И-НЕ 10 строки и столбца матрицы, на пересечении которых он включен. Выход каждого первого элемента И-НЕ 10 j-ro столбца матрицы соединен с входами соответствующего элемента И 11, последний вход которого соеди нен с соответствующим инвертором 9. Вход каждого элемента ИЛИ 12 соединен с выходом соответствующего элемента И 11, а дополнительные входы каждого нижестоящего элемента ИЛИ 1 соединены со всеми входами каждого вышестоящего элемента ИЛИ 12. Выход каждого элемента ИЛИ 12 соединен с первым входом соответствующего второго элемента И-НЕ 13 и со входом соответствующей линии 14-16 задержки. Выход каждой линии 14-16 задерж ки соединен с вторыг.- входом соответ ствующего второго элемента И-НЕ 13. Выход кахэдого второго элемента И-КЕ 13 соединен с входами первых элемен тов И-НЕ 10 соответствующего столбца матрицы. Элементрл 2-5 контроля основных -блоков контролируют состоя ние основных блоков; Элементы 6-8 контроля резервных блоков контролируют состояние резервных блоков. Устройство работает следующим образом. При исправности всех основных и резервных блоков на входах первых элементов И-НЕ 10 матрицы и вторых элементов И-НЕ 13 присутствуют сигНа выходах всех налы логической элементов И 11, ИЛИ 12 и линий 14-16 задержки присутствуют сигналы логиче кого О. От элементов контроля резервных блоков на входы первых элементов И-НЕ 10 матрицы поступают сигналы логической 1 (исправен). От элементов 2-5 контроля основных блоков сигналы исправности 1 инверторами 9преобразуются в О и поступают на входы первых элементов И-НЕ 10 матрицы и элементов И 11. У ка хдого из первых элементов И-НЕ 10 матрицы и элементов И 11 в этом случае на всех входах, кроме одного, связанного с инверторами 9, присутствуют сигналы логической 1. Отказ какого-либо из основных блоков сопровождается появлением на выходе соответствующего элемента 2-5 контроля основного блока сигнала Лвария - О, инвертируемого в 1 и поступающего на входы первых элементов И-НЕ 10 и элемента И 11 соответствующего столбца матрицы. При этом оказывается, что все входы всех первых элементов И-НЕ 10 и элемента И 11 указанного столбца матрицы имеют потенциалы логической 1, первые элементы И-НЕ 10 матрицы стремятся сработать, по цепи взаимных запретов (выход ка.гщого .первого элемента И-НЕ 10матрицы связан со входами всех первых элементов И-НЕ 10 матрицы, стоящих в одном с ним стобце, и с соответствующим входом э.лемента И 11) допускают возможность срабатывания только одного первого элемента И-11Е 10 матрицы. Элемент, который срабатывает, определяется случайными параметрами: чувствительностью элементов, помехами в цепях, амплитудами сигналов и т.д. После срабатывания одного из первых элементов И-НЕ 10 матрицы устанавливается состояние, при котором На его выходе присутствует сигнал а на выходах первых логического элементов И-НЕ 10 матрицы, стоящих со сработавшим в одной строке и одном столбце - потенциал логической 1. Кроме того, при срабатывании одного из первых элементов И-НЕ 10 матрицы на входе соответствующего элемента И 11 появится потенциал логического О. Таким образом, на выходе элемента И 11 формируется короткий импульс длительность которого определяется ;временем срабатывания первого элемента И-НЕ 10 матрицы. Этот коротки импульс к статическому изменению состояния устройства не приводит, так как не способен пройти на выход второго элемента II-HE 13 из-за того что время .задержки любой из линий 14-16 задержки больше его длительности. При появлении потенцигша логичес кого О на выходе первого элемента И-ЙЕ 10 атрицы срабатывает неполнительное устройство коммутатора 1, переключающее внешние цепи от казавшего основного блока не соотве ствующий резервный блок. В этом сос тоянии при отказе еще какого-либо и основных блоков происходит автомати ческое замещение его резервным , аналогичным образом, за исключением того, что резервный блок, уже работающий вместо отказавшего основного для замещения другого основного блока использован быть не может. Достигнуто это тем, что выход каждого из первых элементов Н-НЕ 10 матрицы связан со входами всех первых элемен тов И-tlE 10 матрицы, стоящих с рассматриваемым в одной строке. Потенциал логического О с выхода сработавшего первого элемента И-НЕ 10 матрицы поступает на все первые элементы И-НЕ 10 матрицы той же стро ки, запрещая их срабатывание. Аналогично устройство работает при отказе третьего, четвертого и т.д. основных блоков, вплоть до использования всех исправных резервных блоков. Неисправные резервные блоки устройством в работу не включаются, так как сигнал логического О (неисправен) от элемента контроля неисправного резервного блока запрещает срабатывание первых элементов Н-НЕ 10 соответствующей строки матрицы. В состоянии, когда все исправные резервные блоки использованы, отказ основного блока, имеющего более высо кий приоритет по отношению к последующим основным блокам, из-за присут ствия нулевых потенциалов на выходах первых элементов И-НЕ 10 во всех стр ках матрицы не приводит к срабатыванию первых элементов И-НЕ 10 данного столбца матрицы и, соответственно замещению указанного основного блока резервным. Но при этом на вход элемента И 11 подается потенциал логической 1. Сигнал логической 1 с выхода этого элемента И 11 поступа ет на входы элементов ИЛИ 12 всех менее приоритетннлх основных блоков. На выходах этих элементов ИЛИ 12 появляются потенциалы логической 1, котоБые поступают на первые входы вторых элементов И-НЕ 13 и через линии 14-16 задержки на вторые входы вторых элементов И-НЕ 13. Время задержки линий 14-16 задержки определяет степень приоритетности основных блоков. Основной блок, связанный с линией задержки с наименьшим временем задержки, является наименее приоритетным. Предположим,. что в рассматриваемом конкретном примере наименьший приоритет имеет основной блок с элементом 5 контроля основного блока. Входы пер-, вых элементов И-НЕ 10 соответствующего ему столбца матрицы соединены с линией 16 задержки через второй элемент И-НЕ 13. Потенциал логической 1 на второй вход второго элемента И-НЕ 13 поступит раньше всего с выхода линии 16 зсшержки. На выходе второго элемента И-НЕ 13 появится сигнал логического О, который, поступая на входы первых элементов И-НЕ 10 данного столбца матрицы, освободит резервный блок, занятый замещением малоприоритетного основного блока. Если резервный блок не включен в работу данным столбцом матрицы, то через время, определяемое временем задержки линии 15 задержки, запрещение поступает в следующий столбец . матрицы и так далее до освобождения одного из резервных блоков, замещающего наименее приоритетный неисправный основной блок. Если резервный блок не освобожден, то запрет на включение резерва останется в столбцах матрицы всех менее приоритетных основных блоков. Восстановление неисправного резервного блока или освобождение резервного блока от замещения более приоритетного основного блока приводит к замещению этим резервным блоком неисправного основного блока, появлению на выходе элемента И 11 сигнала логического О и снятию запретов на включение резерва в стобцах матрицы менее приоритетных основных блоков. Отказ резервного блока, происходящий в состоянии, когда он находится в резерве, вызывает изменения выходных потенциалов первых элементов И-НЕ 10 матрицы. Если же отказ ре- . зервного блока происходит в состоянии, когда он замещает какой-либо неисправный основной блок, то появляющийся на выходе элемента контроля резервного блока сигнал О, запрещая срабатывание первых элементов И-НЕ 10 соответствующей строки матрицы, приводит к срабатыванию одного из первых элементов И-НЕ 10 строки матрицы любого другого исправного блока. Если же исправных резервных блоков нет, то на выходе соответствующего элемента И 11 в виде потенциала 1 формируется запрет, поступающий на элементы ИЛИ 12 всех менее приоритетных основных блоков, далее процесс