Устройство для распределения заданий процессорам Советский патент 1982 года по МПК G06F9/50 

(5) УСТРОЙСТВО для РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ

Изобретение относится к вычислительной технике и может найти применение в многопроцессорных системах для распределения нагрузки между про цессорами. Известно устройство для управлени запуском программ, содержащее элемен ты ИЛИ. триггеры очередности, распре импульсов Cl1. Недостатками устройства являются незозмоиность программного изменения адрбсэ запроса и низкое быстродейст хие, обусловленное последовательным спросом триггеров очередности.. Наиболее близким техническим решением к предлагаемому изобретению явля-тся устройство для распределения заданий процессорам, содержащее блок управления, регистр готовности, элемент ИЛИ, регистр сдвига, первую группу элементов И, первую группу элементов ИЛИ, процессоры, группы входов, выход отказа, регистры номе ра задания, группу элементов сравнения, вторую группу элементов И, вторую группу элементов ИЛИ, триггер управления, элемент ИЛИ сброса три1- гера, элемент ИЛИ объединения циклического переноса из п-го и первого разряда кода числа процессоров, шины номера непосредственно предшествующего задания С2. Недостатком этого устройства является низкое быстродействие. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, что в устройство для распределения заданий процессорам, содержащее блок управления, регистр готовности, элемент ИЛИ, первый регистр-сдвига, группу элементов И, первую группу блоков элементов И, группу регистров номеров задания, группу элементов ИЛИ, группу блоков элементов ИЛИ, группу схем сравнения, причем выходы регистра готовности соединены с первыми входа395|ми :оот йетсгвующмх элементов И перво i-pynn v и с первой | руплой информаци и ходе и блока управления, вгО ;.а.и гр-П1э .-мформационных входов кочорсгс соед 1нег1а с группой входов ко /.,3 меобло/: -iMorx; м-юла sipoueccopoB уг--,-Рочства, Ви;ходы первого регистра c/jtiiira соед тнены с соответствующими BXir5;.,.vi злегмента ИЛИ и с первыми вхо дйми {:оотвгтству;0 дих бпоков элементо 1 первой rpynribi; вторые зходь котоГ; С СО:::ДММЗМЬ С вХОДОМ КОДЗ НОМерЗ кадания устройства, группы информаij.: OhiMi:.;, выходов устройства соединены с в;,одак5 ) соответствующих элементов rpyiinbi, выходы которы); соединены г входами сброса соответствующих раз рядов рсг-«стра ГОТОВНОСТИ: и с входамч сброса соответствующих разрядов i:epBoro рег-/стра сдзига, вход управлсм я сдЕигом которого соер./меи с : ервы а;5ходом резрешеимя блока упpaFie:i;-iH, вход си -1хронизац1-1и первого ;ier-cTpa сдвига соединен с выходо ;,:- Нхрон;эаЦЧ- бпока управления, вы-од запрета которого соединен с вы.-сдо - запрета устройства, вход сброгй блскд упрааяений соединен с зы;е;ма IifiH, входы регистров г:о,пом г-;ле ;да1-| я группы соединены с с,оотзятг:твув и гли групггами ииформа v,o,;:ii) йыхсдой устройства, первые :-;.;-- срг группы соедине:-:ч X ;xoлo :-;.сда предыдущего задания .--:. sir.Hd 23 , ijfopbie пходь схем сравне :-;|;я соединены с выходами соот о пствующмх регистров номера задания ;n /:-;-.i . к 1ХиДЫ схем СрЭ BHCi-i -i Я СОеДИ с гЛор-г;м - входами соответстзую-гг-: э:- е;легГЧ)5 И первой группы, введе ;-;:: группа: : леиентов загфета, второй .тр сд;мга; вторая группа блоков i.iiCi ieiiTOB причем первые входы бло 003 3nf;;ieHTG4 И гп-срой группы соед lieru с а :одо:1 хода -iO.epa задания ;ст ромггт sa ; в-1-орь е входу блоков эле г:;4:сз М -опо 1 ipynrii; соединены с CCЛ -&iCTпyЮlUИMИ БЫХОДЗМИ ЗТОрОГО pcr:.;c г;о c/iRM a И С входзм элемен I ; ilfVi... TJiiVh;- схода 6jioKOB элементо : ;-г, орс- гругры соединены с выходами :оо п-етс-:-:ую1Цчх. зле;центов запрета .; 1; :-;;;од.| ллоксе элементов И ::ftp;::M :;:-/ппь сое.ци - е1-1Ы с первыми xi:-.:. 1,;о петс вуюгцих блоков , вторые входы кото с выходами соотве.тств ;L; M:-;-: ипс;1 г-й злементоз И второй груп ).)-: б/юкоа э.Гегдентов ИЛИ группы оединены с информационными выходами стройства, прямые входы элементов зарета соединеныс выходами соответствующих разрядов регистра готовности, запрещающие эходы элементов запрета соединены с выходами соответствующих злементов И группы и с третьей группой информационных входов блока управления, входы сброса второго регистра сдвига соединены с выходами соответствующих элементов ИЛИ группы , третьи входы блоков элементов И первой группы соединены с выходами соответствующих элементов И группы, запросные входы устройства соединены с соответствующими входами группы информационных входов регистра готовности, первая группа информационных выходов блока управления соединена с информационными входами первого регистра сдвига, вторая группа информационных выходов блока управления соединена с информационными входами второго регистра сдвига, вход управления сдвигом которого соединен с вторым выходом разрешения блока управления, вход синхронизации второго регистра сдвига соединен с выходом синхронизации блока управления. Кроме того, блок управления содержит два триггера, три элемента НЕ, два- элемента И, два элемента задержки, генератор импульсов, две схемы сравнения, группу сумматоров по модулю два, шифратор, две группы элементов И и группу элементов ИЛИ, причем вторая группа информационных входоз блока соедиг1ена с первыми группами входов первой и второй схем сравнения, с первыми входами соответствующих сумматоров по модулю два и с первыми входами соответствующих элементов И первой группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ группы, вторые входы злементов И первой группы соединены с выходом, первого элемента НЕ, вход которого соединен с выходом второй схемы сравнения, первые входы первого элемента И соединены с поямь1м выходом первого триггера и с первь;М выходом разрешения блока, выход первого элемента И соединен с вторым, выходом разрешения блока, вторь1е входы злементов ИЛИ группы соединены с выходом соответствующих элементов И второй группы, выходы элементов ИЛИ группь соединены с первой информационных выходов блока, вые входы элементов И второй группы соединены с соответствующими выходам шифратора,,с второй группой входов второй схемы сравнения, и с вторыми входами соответствующих сумматоров п модулю два, выходы которых соединены с соответствующими выходами второй группы информационных выходов блока входы шифратора соединены с третьей группой информационных входов блока, выход первого элемента задержки соединен с выходом синхронизации блока, вход первого элемента задержки соединен с выходом второго элемента И, первый вход которого соединен с выходом генератора импульсов, второй вход второго элемента И соединен с прямым выходом второго триггера, с, единичным входом первого триггера и через второй элемент задержки с входом сброса первого триггера, выход второго элемента НЕ соединен с выходом запрета блока, вход второго элемента НЕ соединен с выходом первой схемы сравнения и с единичным входом второго триггера, вход сброса которого соединен с выходом третьего элемента НЕ, вход третьего элемента НЕ соединен с входом сброса блока, вторая группа входов первой схемы сравнения соединена с второй группой информационных входов блока, выход второй схемы сравнения соединен с вторыми входами элементов И второй ГРУППЫ; с вторым входом второго элемента И и с входом первого элемента НЕ . На фиг. 1 представлена структурн-ая схема предлагаемого устройства; на фиг. 2 - структурная схема блока управления. Устройство содержит блок 1 управления, регистр 2 готовности, элемент ИЛИ 3 (окончания распределения), регистр 4 сдвига, первую группу элемен TOf- И Ь, первую группу элементов ИЛИ б; Процессоры 7, группы входов 8 и 9 выход 10, группу входов 11, регистры 12 номерОБ заданий, группу схем 13 сравнения, вторую группу элементов И 14, группу элементов 15 запрета, третью группу элементов И 16, вторую группу элементов ИЛИ 17, второй регистр 18 сдвига. Блок управления содержит схему сравнения 19, перзый элемент НЕ 20, первый триггер 21, генератор 22 импульсов, второй элемент НЕ 23, первый элемент 2 задержки, первый элемент И 25, второй триггер 2б, второй элемент 27 задержки, второй элемент И 28, группу сумматоров 29 по модулю два, шифратор 30, вторую схему 31 сравнения, третий элемент НЕ 32, первую и вторую группы элементов И 33 и 3 группу элементов ИЛИ 35, первую группу входов 36 сравнения, выход 37 запрета, вторую группу входов 38, третью группу входов 39 сравнения, первый вход lO, первую группу выходов 41, первый управляющий выход 42, выход синхронизации 43, вторую группу выходов kk, второй управляющий выход 5. Элементы устройства соединены следующим образом. К первым входам k-ro (k 1; 2,.., n) элемента 13 сравнения подсоединена группа шин 11 с номером, по которой поступает в устройство код номера предыдущего задания из системы планирования вычислений. К вторым входам каждой схемы 13 сравнения подсоедине-ны выходы соответствующего регистра 12номера задания, входы которого соединены с выходами соответствующих элементов ИЛИ 17 второй группы, с входами соответствующих элементЪв ИЛИ 6 первой группы и соответствующими выходами устройства. Выходы каждой схемы 13сравнения присоединены к первым входам соответствующих элементов И Ik, к вторым входам которых присоединены единичные выходы соответствующих триг-геров регистра 2 готовности процессоров. Выход каждого элемента И И подключен к второму входу соответствующего элемента И 5 и запрещающему входу соответствующего элемента 15 запрета и к соответствующему входу второй группы входов 38 сравнения блока 1 управления. Вторые входы каждого элемента 15 запрета подсоединены к единичным выходам соответствующих разрядов регистра 2 готовности, а выходы - к вторым входам соответствующих элементов И 16. Выходы каждого элемента ИЛИ 6 подсоединены к входам сбрЬса соответствующих разрядов регистра 2 готовности, а также регистров 4 и 18 сдвига. Единичное выходы триггеров регистра 4 сдвига подсоединены к соответствующим входам элемента ИЛИ 3 окончания распределения и к первым входам элементов И5 каждой из п групп. К третьим входам каждой группы элементов И 5 подключены шины 9 номера задания. К выходам каж7 . 9 дои группы элементов И 5 подключены первые входы соответствующих элементов ИЛИ 17. Единичные выходы триггеров регистра 18 сдвига подсоединены к соответствующим входам элемента ИЛИ 3 и к первым входам элементов И 16 каждой из п групп. К третьим входам каждой группы элементов И 18 подключены шины 9 номера задания. К выходам каждой группы элементов И 16 подключены вторые входы соответствующих элементов ИЛИ 17, выходы которых подсоединены к соответствующим информационным входам процессоров 7. Выходы процессоров 7 подсоединень к. установочным входам григгероЕ регистра 2 готовности. Еди ничные выходы триггеров регистра 2 готовности подсоединены к соответстпу ощим входам сравнения третьей груп пы входов 39 блока 1 управления. Шины 8 кода числа процессоров подсоединены к первой группе входов Зб блока 1 управления. К первому входу Ю блока 1 управления подключен выход элемента ИЛИ 3 окончания распредепения. Первый управляющий выход k2 блока 1 управления подсоединен к аходу регистра сдвига, управ ляющему приемом информации в регистр п сдвига, второйуправляющий выход блоха управления 1 подсоединен к управляющему приемом инфорjiuiAi-i, в регистр 18 сдвига. Выход син хрснизации 3 блока 1 управления под соединен к входу, управляющему сдвигом в регистре 4 сдвига и к вход упраЕЛЯ:Ощему сдвигом в регистре 18 сдвига. Ив/рзая группа выходов 1 блока . управления подсоединена к ус тановоч;-;ым аходам регистра сдвига ii вторая группа аыходов kk к установочным входам регистра 20 цикличес кого сдвига. Элементы блока управления соедине ны следующим образом. Первая группа входов Зб сравнени блока подсоединенгЭ к первой группе Еходов схемы 1Э сравнения, первым входам соответствуюш,их сумматоров 29 по модулю два, первой группе входов cxe-ibi 3 сравнения и к первым входам соотвегстсуюи их элементов И З-. Выхо ,--ь; Kevrfiioro из п элементов И 3, под соед/1кены к первым входам соответстку зщих элементов ИЛИ 37. Вторые вход каждого злемента И 3 подсоединены к выходу элемента НЕ 32, к входу ко торого гюдсоеди 1ен выход схемы 3 8 сравнения. Выход схемы 31 сравнения подсоединен к первым входам каждого из п элементов И 33 и к первому входу элемента И 28. Второй вход элемента И 28 подсоединен к прямому выходу триггера 26 и к первому управляющему выходу 2 блока. Выход элемента И 28 подсоединен к второму управляющему выходу kS блока. Вторые входы каждого из п элементов ИЛИ 35 подсоединены к выходам соответствующих элементов И 33. Выходы элементов ИЛИ 35 подсоединены к первой группе информационных выходов 1 блока. Вторые входы каждого из п элементов И 33 подсоединены к соответствующим выходам шифрат тора 30, к вторым входам соответствующих сумматоров 29 по модулю два и к второй группе входов схемы 31 сравнения. Выходы каждого из п сумматоров 29 по модулю два.подсоединены к соответствующим выходам второй группы информационных выходов k блока. Входы шифратора 30. подсоединены к второй группе входов 38 блока. Выход элемента 27 задержки подсоединен к выходу kji синхронизации блока, а вход - к выходу элемента И 25. Первый вход элемента И 25 подсоединен к выходу генератора 22 импульсов, а второй вход - к единичному выходу триггера 21, входу элемента 2k задержки и установочному входу триггера 2б. Вход сброса триггера 2б подсоединен к выходу элемента 2k задержки. Выход элемента НЕ 23 подсоединен к выходу 37 запрета блока. Вход элемента НЕ 23 подсоединен к выходу схемы 19 сравнения и к установочному входу триггера 21 . К входу сброса триггера 21 подсоединен выход элемента НЕ 20. Вход элемента НЕ 20 подсоединен к первому входу 0 блока. Вторая группа входов схемы 19 сравнения подсоединена к третьей группе входов 39 сравнения блока. Предлагаемое устройство работает следующим образом. Распределение заданий по процессорам с учетом существующих информационно-управляющих связей между заданиями осуществляется за один цикл работы устройства. При этом в первую очередь осуществляется одновременное выделение процессоров, выполнивших задание, непосредственно предшествующего данному (процессоры первого типа) , и остальных потребных свободных процессоров (процессоры второго типа). . 99 Затем параллельно выполняется распре деление заданий на имеющиеся в вычис лительной системе процессоры первого типа и на необходимое количество процессоров второго типа. По шинам 8 в блок 1 управления поступает код числа необходимых для выполнения задания процессоров, вырабатываемых в системе планирования вычислений. Схемы 19 сравнения сравнивает потребное число процессоров с количеством свободных процессоров, данные о готовности которых хранятся в регистре 2 готовности. Если число свободных процессов меньше количества потребных,то схема 19 сравнения сигнал на выход не выдает. При этом на вь1хо де элемента НЕ 2б появится сигнал от каза, свидетельствующий о невозможности выполнения задания. Если числр свободных процессоров не меньше чем требуется для выполнения задания на выходе схемы 19 сравнения появится сигнал, устанавливающий триггер 21 пуска в единичное состояние. Сиг-. нал с выхода триггера 21 устанавливает в единичное состояние триггер 2б управления. При этом на первом управляющем выходе k2 блока 1 управления пояапяется сигнал записи кода с выходов элементов ИЛИ 35 в регистр k сдзига. Предположим, что потребное количество процесоров отражается в коде на шинах 8 количеством единиц в соот ветствующих оазрядах. Соответственно по входу 9 на группы элементов И 5 и 16 поступает код номера задания, которого должны отрабатывать выбранные процессоры, а по шинам 11 на элементы сравнения 13 подается код номера задания, непосредственно предшествующе го данному. На регистрах 12 хранятся кодь номеров заданий, назначенных на соответствующие процессоры при предшествующих циклах работы устройства. При поступлении кода номера гедони. непосредственно предшествующего данному, по шинам 11 на выходах некоторых элементов И 14 появляются сигналы, образующие код числа пром.ессоров, выполнивших непосредственно предшествующее задание. Номер эле мента И 1 определяется совпадением единичных разрядов в регистре 2 гото ности и сигналов, вырабатываемых схе мами 13 сравнения при совпадении ког. да, хранящегося на регн|Стре 12 и кодЗ; поступающего по шинам 11. Одно 1 - 10 временно с этим на выходах некоторых элементов 15 запрета появляются сигналы, образующие код количества свободных процессоров. Номер элемента 15 запрета определяется совпадением единичных разрядов в регистре 2 готовности и нулевых сигналов, вырабатываемых элементами И 1. Код количества процессоров, выполнивших непосредственно предшествующее задание, с выходов элементов И I поступает на входы шифра-тора 30, а с его выходов подается на входы соответствующих сумматоров 29 по модулю два и схемы ,31 сравнения. Если для выполнения задания потребуется количество процессоров, не превышающее количество процессов, выполнивших предыдущее задание, схема 31 сравнения сигнал не вырабатывает. При этом на выходе элемента НЕ 32 появляется сигнал, разрешающий выдачу кода числа необходимых процессоров на шинах 8 через элементы И 3 и ИЛИ 35 на информационные входы регистра k сдвига. С появлением сигнала на выходе элемента 2k задержки происходит сброс триггера 2б управления и снятие сигнала записи кода из шин 8 в ре- гистр 4 сдвига.. ... После записи кода в регистр сдвига на выходах определенных групп элементов И 5 появляются сигналы, кода номера задания. Номер элемента группы И 5 определяется совпадением одноименных единичных сигналов с разрядом регистра Ц сдвига и выходом элементов И I. С выхода группы элементов И 5 код номера задания выдается в соответствующий процессор 7 и регистр 11 номера задания, а через элемент ИЛИ 6 сбрасывает соответствующие разряды регистров 2, 4 и 18. Если при этом в регистре 4 сдвига остались единичные разряды, о чем свидетельствует сигнал на выходе элемента ИЛИ 3 то триггер 21 остается в единичном состоянии. В этом случае импульсы сдвига, вырабатываемые генератором 22 импульсов, поступают через элемент И 25 и элемент задержки 27 на вход регистра сдвига. После определенного количества сдвигов кода в регистре сдвига все разряды регистра будут обнулены. При этом сигнал с выхода элемента ИЛИ 3 снимается, а на выходе элемента НЕ 20 появляется сигнал, сбрасывающий триггер 21 в нулевое состояние. Это означает, что задание распределено

n95

между теми процессорами, которые завершили выполнение непосредственно предшествующего задания.

Если необходимое число процессоров превышает количество процессоров, завершивших выполнение непосредственно предшествующего задания, то, кроме регистра 4 сдвига, в устройстве используется дополнительный регистр 18 сдвига для одновременного распре™ деления заданий на любые свободные процессоры, В этом слумае сигнал с выхода схемы 31 сравнения разрешает выдачу в регистр сдвига кода количества процессоров, завершивших выполнение задания, непосредственно предшествующего данному. При наличии этого сигнала на выходе элемента И 28 появляется сигнал, поступающий в регистр 18 сдвига и разрешающий прием кода с выходов группы сумматоров 29 по модулю два. Количество единиц в этом коде равно разности между количеством необходимых и свободных процессоров, выполнивших предыдущее задание. Теперь при сдвиге кода в регистре сдвига и в регистре 18 сдвига код номера задания появится на выходе соответствующих групп элементов И 5 и 16. При совпадении одноименных единичных разрядов в регистре 4 сдвига и сигналов на выходах элементов И 1, а также регистра 18 сдвига и сигналов на выходах элементов И 16 код номера задания выдается в соответствующие процессоры 7 и регистры 12, а через элементы ИЛИ 6 обнуляет соответствующие разряды регистров 2, ч и 18. При обнулении всех разрядов регистра k сдвига и регистра 18 сдвига сигнал с выхода элемеита ИЛИ 3 снимается.Это означает, что задание распределено среди всех процессоров, выполнивших непосредственно предшествующее задаHs/ie. а также среди необходимого количества свободных процессоров-.

Таким образом, предлагаемое устройство обеспечивает одновременное выделение для выполнения задания процессоров, выполнивших непосредственно предшествующее задание, и необходимого числа свободных процессоров за чего и повы1лается быстродействие устройства,

Формула изобретения1. Устройство для распределения процессорам, содержащее блок

12

управления, регистр готовности, элемент ИЛИ, первый регистр сдвига, группу элементов И, первую группу блоков элементов И, группу регистров номеров задания, группу элементов ИЛИ, группу блоков элементов ИЛИ, группу схем сравнения, причем выходы регистра готовности соединены с первыми входами соответствующих элементов И первой группы и с первой группой информационных входов блока управления вторая группа информационных входов которого соединена с группой входов кода необходимого числа процессоров устройства, выходы первого регистра сдвига соединены с соответствующими входами элемента ИЛИ и с первыми входами соответствующих блоков элементов И первой группы, вторые входы которых соединены с входом кода номера задания устройства, группы информационных выходов устройства соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с входами сброса соответствующих разрядов регистра готовности и с входами сброса соответствующих разрядов первого регистра сдвига, вход управления сдвигом которого соединен с первым выходом разрешения блока управления, вход синхронизации первого регистра, сдвига соединен с выходом синхронизации блока управления, выход запрета которого соединен с выходом запрета устройства, вход сброса блока управления соединен с выходом элемента ИЛИ, входы регистров номеров задания группы соединены с соответствующими группами информационных выходов устройства, первые входь схем сравнения группы соединены с входом кода предыдущего задания устройства, вторые входы схем сравнения группы соединены с выходами соответствующих регистров номера задания группы, выходы схем сравнения группы соединены с вторыми входами соответствующих элементов И первой группы, о т л и ч а го щ е е с я тем, что, с целью повышения быстродействия, в него введены группа элементов запрета, второй регистр сдвига, вторая группа блоков элементов И, причем первые входы блоков элементов И второй группы соединены с входом кода номера задания устройства, вторые входы блоков элементов И второй группы соединеиь с соответствующими выходами второго регистра сдвига и с входами элемеита 139 ИЛИ, третьи входы блоков элементов И второй группы соединены с выходами соответстаурщих элементов запрета группы, выходы блоков элементов И первой группы соединены с первыми входами соответствующих блоков элементов ИЛИ группы, вторые входы которых соединены с выходами соответст вующих блоков элементов И второй группы, выходы блоков элементов ИЛИ группы соединены с информационными выходами устройства, прямые входы элементов запрета соединены в выхода ми соответствующих разрядов регистра готовности, запрещающие входы эле- ментов запрета соединены с выходами соответствующих элементов И группы и с третьей группой информационных входов блока управления, входы сброса второго регистра сдвига соединены с выходами соответствующих элементов ИЛИ группы,.третьи входы блоков элеме тов И первой группы соединены с выходами соответствующих элементов И группы, запросные входы устройства соединены с соответствующими входами группы информационных входов регистра гстсзмости, первая группа информационных выходов блока управления соединена с информационными входами первого регистрз сдвига, вторая груп па инфор;.ацио1-1ных выходов блока управления соед/ нена с информационными &;,одаг4и второго регистра сдвига, вход управления сдвигом которого соединен с вторым выходом разрешения блока управления, вход синхронизации второго регистра сдвига соединен с выходом синхронизации блока управления, 2. Устройство по п. 1, отличаю щ е е с я тем, что блок управ ленкл содержит два триггера, три эле мента НЕ, дза элемента И, два элемента задержки, генератор импульсов, две cxr.U-i сравнения, группу сумматороч ло ио-улю дза, шифратор, две гр.угПь элементов М и группу элеменгов 1ЛИ. причем вторая группа инфор мационных входов блока соединена с первыки группами входов первой и вто рое сравнения, с первытии входами .-.оогБетстзующих сумматоров по мо;-улю два и с первыми входами соответ с-вующих элементов И первой группы, кыходь которых соединены с первыми рходами соответствующих элементов ИЛИ группы, вторые входы элементов И первой группы соединены с выходом первого элемента НЕ, вход которого соединен с выходом второй схемы сравнения, первые входы первого элемента И соединены с прямым выходом первого триггера и с первым выходом разрешения блока, выход первого элемента И соединен с вторым выходом разрешения блока, вторые входы элементов ИЛИ группы соединены с выходом.соответствующих элементов И второй группы, выходы элементов ИЛИ группы соединены с первой группой информационных выходов блока, первые входы элементов И второй группы соединены с соответствующими выходами шифратора, с второй группой входов второй схемы сравнения и с вторыми входами соответствующих сумматоров по модулю два, выходы которых соединены с соответствующими выходамк-второй группы информационных выходов блока, входы шифратора соединены с третьей группой информационных входов блока, выход первого элемента задержки соединен с выходом синхронизации блока, вход первого элемента задержки соединен с выходом второго элемента И, первый вход которого соединен с выходом генератора импульсов, второй вход второго элемента И соединен с прямым выходом второго триггера, с единичным входом первого триггера, и через второй элемент задержки с входом сброса первого три гера, выход второго элемента НЕ соединен с выходом запрета блока, вход второго элемента НЕ соединен с выходом первой схемы сравнения и с единичным входом второго триггера, вход сброса которого соединен с выходом третьего элемента НЕ, вход третьего элеыента НЕ соединен с входом сброса блока, вторая группа входов первой схемы сравнения соединена с второй группой информационных входов блока. выход второй схемы сравнения соединен с вторыми входами элементов И второй группы, с вторым входом второго элемента И и с входом первого элемента НЕ. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР (f , кл, G Об F 9/00, 1972. 2.Авторское свидетельство СССР по заявке ff , кл. G06F9/ 6, 1980 (прототип).

г/