УСТРОЙСТВО ДЛЯ ТАКТОВОЙ СИНХРОНИЗАЦИИ ЦИФРОВОГО СИГНАЛА Российский патент 1994 года по МПК H04L7/02 

Изобретение относится к технике электрической связи и может найти применение в цифровых системах передачи информации.

Цель - повышение точности синхронизации цифрового сигнала.

На чертеже представлена структурная электрическая схема предлагаемого устройства.

Устройство для тактовой синхронизации цифрового сигнала содержит регистр 1, информационный вход 2, вход 3 синхросигнала, счетчик 4, первый, второй и третий элементы И 5-7, первый триггер 8, первый, второй и третий элементы НЕ 9-11, первый и второй элементы ИЛИ-НЕ 12 и 13, информационный выход 14, выход 15 синхросигнала, вход 16 логической единицы, общую шину 17, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый и десятый триггеры 18-26.

Устройство для тактовой синхронизации цифрового сигнала работает следующим образом.

На последовательный вход 16-ти разрядного сдвигающего регистра 1, поступает объединенный двоичный сигнал (ОДС) и сигнал тактовой частоты (ТЧ). С параллельных выходов регистра 1 сигналы поступают на входы элемента И 7, причем выход старшего разряда регистра 1 соединен с элементом И 6 через элемент НЕ 10. ОДС получен объединением информационного двоичного сигнала (ИДС) и октетного сигнала (ОС) следующим образом: в один период ТЧ нечетную позицию полуперирода занимает ИДС, а четную позицию - ОС. ОС - это синхросигнал, представляющий из себя следующий сигнал: 11111110 (каждый восьмой нуль).

Поэтому при появлении комбинации 11111110 на выходе элемента И 6 формируется уровень логической единицы, который затем поступает на S-вход триггера 19, на D-входе которого постоянно находится уровень логического нуля. С выхода триггера 19 любой сигнал всегда проходит на вход элемента И 7, через триггер 20, если на S-входе триггера 20 находится низкий уровень. При уровне логической единицы на входе элемента И 7 ТЧ проходит на счетный вход счетчика 4. Следовательно, положительный импульс, приходящий от элемента И 6, проходя через триггеры 19 и 20, разрешает поступление ТЧ через элемент И 7 на счетчик 4, у которого по окончании цикла деления на 16 на выходах устанавливаются уровни логической единицы, которые идут на элемент И 5, на выходе которого вырабатывается положительный импульс, который поступает на C-вход триггера 19. Очевидно, самый первый после включения схемы положительный импульс на выходе И 6 может возникнуть как за счет дешифровки истинных посылок октетного сигнала (ОС), так и за счет дешифровки ложной октетной комбинации, образовавшейся в информационном сигнале (ИДС). В первом случае импульс с выхода И 6 будет периодичным с периодом 16 тактов ИДС, во втором случае - такое периодичности не будет. Если импульс с входа И 6 периодичен, то к концу цикла деления на 16, т. е. когда поступает положительный импульс с выхода И 5 на C-вход, одновременно на S-вход триггера 19 поступает сигнал с выхода элемента И 6 и счетчик 4 без какого-либо перерыва повторяет цикл деления и так далее, т. е. счетчик 4 работает "условно непрерывно", причем эта непрерывность поддерживается импульсами с выхода элемента И 6.

Если импульс с выхода И 6 периодичен, то по окончании цикла деления на 16, элемент И 5 вырабатывает положительный импульс, поступающий на C-вход триггера 19 и закрывает уровнем логического нуля с выхода триггера 19 поступление ТЧ, т. е. счетчик 4 прерывается до поступления следующего положительного импульса с выхода элемента И 6.

С выхода элемента И 6 сигналы также поступают на вход D-триггера 26, а с выхода элемента И 5 поступает на D-вход триггера 21. В эти два входные триггера записываются положительные импульсы окончания деления на 16 и импульсы с выхода элемента И 5, которые поступают соответственно на D-вход триггера 21 и на C-входы триггеров 22-24, т. е. в этих трех триггерах накапливается число совпадений (или несовпадений) импульсов с выхода элемента И 6 и импульсов с выхода элемента И 5. В результате по приходу трех нолей или трех единиц на входы элементов ИЛИ-НЕ 12 и 13 с Q- выходом и инверсных Q-выходов триггеров 22-24 вырабатываются активные сигналы совпадения или несовпадения на выходах элементов ИЛИ-НЕ 12 и 13, которые поступают на триггер 8.

По приходу с выхода элемента ИЛИ-НЕ 12 на С-вход триггера 8 сигнала совпадения с инверсного выхода этого триггера 8 поступает разрешающий сигнал на входы S-установки триггера 18 и на R-вход триггера 25 и происходит выдача ОДС через триггер 18 и ОС через триггер 25. Этот же сигнал переводит счетчик 4 в "истинно-непрерывное" состояние, устанавливая на выходе триггера 20 через элемент НЕ 9 разрешающий уровень для поступления ТЧ, независимо от поступления сигналов с выхода элемента И 6. По приходу же сигнала несовпадений блокируется выдача сигналов ОБС и ОС через триггеры 18 и 25 в обратном порядке.

Использование: в технике электрической связи, в частности в устройствах для тактовой синхронизации цифрового сигнала, в цифровых системах передачи информации. Сущность изобретения: устройство содержит регистр, информационный вход, вход синхросигнала, счетчик, три элемента И, десять триггеров, три элемента И, два элемента ИЛИ - НЕ, информационный выход, выход синхросигнала, выход логической единицы, общую шину. Устройство обеспечивает повышение точности синхронизации. 1 ил.

УСТРОЙСТВО ДЛЯ ТАКТОВОЙ СИНХРОНИЗАЦИИ ЦИФРОВОГО СИГНАЛА, содержащее регистр, информационный и тактовый входы которого являются соответственно информационным входом и входом синхросигнала устройства, а также первый, второй и третий элементы И, первый и второй элементы ИЛИ - НЕ, первый триггер и счетчик, выходы которого подключен к входам первого элемента И, при этом информационный вход первого триггера является входом логической единицы устройства, отличающееся тем, что введены первый, второй и третий элементы НЕ, второй - десятый триггеры, при этом выходы первого и второго элементов ИЛИ - НЕ подключены соответственно к тактовому входу и входу установки в "0" первого триггера, инверсный выход которого подключен к входу установки в "1" второго триггера, входу установки в "0" девятого триггера и через первый элемент НЕ к входу установки в "1" четвертого триггера, тактовый вход которого соединен с входом логической единицы устройства, а к информационному входу четвертого триггера подключен прямой выход третьего триггера, информационный вход которого соединен с общей шиной, при этом прямой выход четвертого триггера подключен к пермову входу третьего элемента И, выход которого подключен к входу счетчика, а второй вход третьего элемента И соединен с входом третьего элемента НЕ, тактовыми входами десятого триггера и регистра, первый выход которого подключен к информационному входу второго триггера и через элемент НЕ к первому входу второго элемента И, к остальным входам которого подключены соответствующие выходы регистра, а выход второго элемента И подключен к входу установки в "1" третьего триггера и информационному входу десятого триггера, прямой выход которого подключен к тактовым входам шестого - восьмого триггеров и информационному входу девятого триггера, к тактовому входу которого, а также к тактовому входу второго триггера подключен соответствующий выход счетчика, при этом выход первого элемента И подключен к тактовому входу третьего триггера и информационному входу пятого триггера, к тактовому входу которого подключен выход третьего элемента НЕ, а прямой выход пятого триггера подключен к информационному входу шестого триггера, прямой выход которого подключен к первому входу первого элемента ИЛИ - НЕ и информационному входу седьмого триггера, прямой выход которого подключен к второму входу первого элемента ИЛИ - НЕ и информационному входу восьмого триггера, прямой и инверсный выходы которого подключены соответственно к третьему входу первого элемента ИЛИ - НЕ и первому входу второго элемента ИЛИ - НЕ, к второму и третьему входам которого подключены инверсные выходы соответственно седьмого и шестого триггеров, при этом прямые выходы второго и девятого синхросигналов являются соответственно информационным выходом и выходом синхросигнала устройства.