УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ КОДОВЫХ КОМБИНАЦИЙ Российский патент 1995 года по МПК G06F7/06 

Изобретение относится к технике обработки цифровых данных и может найти применение при передаче цифровой информации для выделения из нее заданных кодовых комбинаций.

Известно устройство для определения кодовых комбинаций, содержащее регистры, триггеры, элементы ИЛИ и элементы И-НЕ, включенные между входными и выходной шинами [1].

Недостаток известного устройства для определения кодовых комбинаций состоит в значительной сложности его конструкции.

Наиболее близким по технической сущности к предлагаемому устройству для определения кодовых комбинаций является устройство для определения кодовых комбинаций, содержащее триггеры, соединенные входами установки нуля и входами синхронизации соответственно с входной шиной сброса и с входной шиной тактового сигнала, сумматоры по модулю два [2].

Недостаток подобного устройства состоит в значительной погрешности результата определения кодовых комбинаций. Известное устройство не позволяет также обеспечить достаточно высокое быстродействие при достаточно малом потреблении энергии и имеет значительную сложность конструкции.

Технический результат, который может быть получен при осуществлении изобретения, выражается в уменьшении погрешности результата выделения кодовых комбинаций.

Сопоставительный анализ совокупности существенных признаков, характеризующей заявляемое техническое решение, показал, что заявляемое техническое решение является новым, так как оно не известно из уровня техники.

Сравнение заявляемого технического решения не только с прототипом, но и с другими техническими решениями в той же области техники не позволило выявить в них признаки, отличающие его от прототипа, что позволяет сделать вывод о том, что заявляемое техническое решение имеет изобретательский уровень, так как оно явным образом не следует из уровня техники.

На чертеже изображен один из возможных вариантов предлагаемого устройства для определения кодовых комбинаций.

Устройство содержит первый-четвертый триггеры 1-4, вход 5 сброса, вход 6 тактового сигнала, сумматоры 7, 8 и 9 по модулю два, информационный вход 10, вход 11 задания режима работы, выход 12 устройства, элементы ИЛИ-НЕ 13 и 14, элементы НЕ 15 и 16.

Триггеры ("Инструкция по разработке микросхем, Минск, НПО Интеграл, 1988, с. 13), выполнены с прямым и инверсным входами синхронизации, что позволяет уменьшить потребление энергии за счет использования одного элемента НЕ, включенного между входной шиной тактового сигнала и инверсными входами синхронизации всех триггеров, входящих в устройство. Сумматоры 7, 8 и 9 по модулю два могут быть выполнены в виде сумматоров по модулю два/описанных в кн. Инструкция по разработке микросхем, Минск, НПО Интеграл, 1988, с.12.

Работает предлагаемое устройство для определения кодовых комбинаций следующим образом.

Входной двоичный сигнал, поступающий на вход 10, стробируется в моменты положительного перепада напряжения на входе 6 тактового сигнала и вписывается в первый триггер 1. Под действием тактовых импульсов на входе 6 тактового сигнала информация, поступившая на вход 10, проходит через первый, второй, третий и четвертый триггеры 1, 2, 3 и 4, работающие в режиме сдвигового регистра. На прямых выходах первого, второго, третьего и четвертого триггеров 1, 2, 3 и 4 после поступления n-го импульса по входной шине 6 тактового сигнала действуют значения S_n, S_n-1, S_n-2, S_n-3 соответственно, где S_n - значение сигнала на входе 10 в момент n-го положительного перепада напряжения на входе 6 тактового сигнала, а S_n-1, S_n-2, S_n-3 - значения того же сигнала в предыдущее моменты времени. При совпадении значений S_n и S_n-1 на выходе первого сумматора 7 по модулю два действует уровень логического "0". Аналогично выходы сумматоров 8 и 9 по модулю два имеют уровень логического "0" при совпадении сигналов S_n-1 и S_n-2 и сигналов S_n-2 и S_n-3 соответственно.

Сигналы с выходов сумматоров 7 и 8 поступают на входы элемента ИЛИ-НЕ 14 непосредственно. Сигнал с выхода сумматора 9 по модулю два через элемент НЕ 16 и элемент ИЛИ-НЕ 13 поступает на третий вход второго элемента ИЛИ-НЕ 14 без инверсии в случае уровня логического "0" на входной шине 11 режима работы. При наличии уровня логической "1" на входе 11 задания режима работы на третий вход второго элемента ИЛИ-НЕ 14 подается уровень логического "0" независимо от значения выхода сумматора 9 по модулю два. При наличии на всех трех входах элемента ИЛИ-НЕ 14 уровня логического "0" на выходе 12 устанавливается уровень логической "1". В противном случае на выходе 12 действует уровень логического "0".

Таким образом, на выходе 12 устанавливается уровень логической "1" при поступлении одного значения логического "0" или логической "1" на вход 10 в три или четыре последовательных момента положительного перепада сигнала на входе 6 тактового сигнала при уровне логической "1" и логического "0" на входе 11 соответственно. Иными словами обеспечивается выделение комбинации 000 или 111 при уровне логической "1" на входе 11 задания режима работы и комбинации 0000 или 1111 при уровне логического "0" на входе 11 задания режима работы.

Изобретение относится к технике обработки цифровых данных, в частности к устройствам для определения кодовых комбинаций, и может найти применение при передаче цифровой информации для выделения из нее заданных кодовых комбинаций. Технический результат, который может быть получен при осуществлении изобретения, выражается в уменьшении погрешности результата выделения кодовых комбинаций. Устройство содержит триггеры 1 - 4, сумматоры 7 - 9, по модулю два элементы ИЛИ - НЕ 13, 14, элементы НЕ 15, 16. 1 ил.

УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ КОДОВЫХ КОМБИНАЦИЙ, содержащее сумматоры по модулю два и триггеры, входы установки нуля которых соединены с входом сброса устройства, а прямые входы синхронизации - с входом тактового сигнала устройства, отличающееся тем, что в него введены два элемента ИЛИ-НЕ и два элемента НЕ, причем вход тактового сигнала устройства через первый элемент НЕ подключен к инверсным входам синхронизации всех триггеров, информационный вход устройства соединен с информационным входом первого триггера, прямой выход которого соединен с первым входом первого сумматора по модулю два и информационным входом второго триггера, прямой выход которого соединен с вторым входом первого сумматора по модулю два, с первым входом второго сумматора по модулю два и с информационным входом третьего триггера, прямой выход которого подключен к второму входу второго сумматора по модулю два, к первому входу третьего сумматора по модулю два и к информационному входу четвертого триггера, выход которого соединен с вторым входом третьего сумматора по модулю два, выход которого через второй элемент НЕ соединен с первым входом первого элемента ИЛИ-НЕ, второй вход которого соединен с входом задания режима работы, устройства, а выход - с первым входом второго элемента ИЛИ-НЕ, второй и третий входы которого подключены к выходам соответственно первого и второго сумматоров по модулю два, а выход является выходом устройства.