УСТРОЙСТВО СОПРЯЖЕНИЯ АСИНХРОННЫХ РАЗНОСКОРОСТНЫХ ДИСКРЕТНЫХ СИГНАЛОВ Российский патент 1994 года по МПК H04J3/00 

Изобретение относится к электросвязи и может быть использовано в устройствах передачи и коммутации цифровых систем связи.

Целью изобретения является повышение достоверности передачи информации путем динамического перехода с одной скорости выдачи информации на другую и динамического согласования полосы асинхронизации для каждого канала индивидуально.

На чертеже представлена структурная электрическая схема устройства сопряжения асинхронных разноскоростных дискретных сигналов.

Устройство содержит счетчик 1, блок 2 записи, блок 3 чтения, блок 4 эластичной памяти, блок 5 формирования сигнала рассогласования, блок 6 интерфейса, блок 7 памяти сигнала рассогласования, блок 8 управления коэффициентом деления, дешифратор 9, n делителей 10-1 - 10-n частоты, блок 11 блокировки, n регистров 12-1 - 12-n, блоки 13 и 14 формирования шага коррекции и коэффициента коррекции и блок 15 сравнения.

Устройство сопряжения асинхронных разноскоростных дискретных сигналов работает следующим образом.

Групповой тракт (ГТ) использует синхронный побитный принцип формирования, когда каждой входящей линии связи в ГТ отводится свой канальный интервал (КИ): первой линии - первый КИ и т.д. Из-за асинхронного сопряжения ГТ с входными линиями поступающие сигналы передаются с сигналами сопровождения (СС) параллельно. Для передачи входного сигнала без потерь скорость КИ в ГТ должна быть на 1 - 4% выше скорости входного сигнала, поэтому один и тот же информационный бит в КИ и ГТ может передаваться многократно. При значении СС = 1 происходит первая передача бита. При повторных передачах того же бита СС = 0.

При приеме сигналов из ГТ устройство производит синхронные разуплотнения, поэтому оно не имеет внутренних блокировок и число КИ в ГТ n равно числу исходящих линий связи n. Поступающая информация в первом КИ ГТ выдается в первую исходящую линию и т.д. Для синхронизации работы устройства в ГТ на счетчик 1 поступают цикловая частота f_ц и высокая частота f, кратная несущей частоте f_o ГТ и частотам выдачи информации в исходящие линии. Частота цикла f_ц синхронизирует работы входящего ГТ и устройства, устанавливая счетчик 1 циклически в нулевое состояние. Частота f поступает в делители 10-1 - 10-n.

Частоту f_o, поступающую на счетный вход счетчика 1, получают путем деления частоты f. Счетчик 1 циклически вырабатывает адреса КИ ГТ с первого по n и соответственно адреса исходящих линий с первого по n. Число разрядов счетчика 1, используемых в качестве адресов, равно logn. Адреса со счетчика 1 и частота f_о поступают в блоки 2, 3, 4, 6, 7, 8, 9, 11, 13 и 14, которые содержат ОЗУ. В перечисленных блоках устройства каждому КИ ГТ и соответственно каждой нисходящей линии отводится ячейка ОЗУ, определяемая адресом счетчика 1, а в блоках 4 и 8 - зона ОЗУ. Блоки работают в режиме чтения и записи, причем в такт t₁, соответствующий положительному полупериоду частоты f_o, производится чтение в ОЗУ, в такт t₂, соответствующий отрицательному полупериоду частоты f_о, - запись в ОЗУ.

В блоке 4 для каждого КИ ГТ и соответствующей исходящей линии отводится зона в n ячеек, которая разделена на четыре области: первая область - от 0 до К ячеек, вторая область - от К до ячеек, третья область - от до l-К ячеек, четвертая область - от l-К до l ячеек, где К < .

Величина l ограничивается объемом оборудования устройства и временем задержки сигнала в устройстве. Величина К зависит от числа переприемов на сети. Оптимальное значение параметров l и К при шести переприемах равно 16 и 4. При смещении заполнения зоны от до К и от до l-К вторая и третья области используются как эластичная память. При этом информация считывается из зоны в исходящую линию на номинальной частоте F^ном.

Полоса синхронизации устройства (ΔF_у') в этом случае определяется из выражения
ΔF_у'=F^ном К_гу, (1) где К_гу - коэффициент нестабильности задающего генератора.

По достижении точек заполнения зоны К или l-К включается частота выдачи F^мин или F^макс соответственно, отличающаяся от частоты выдачи F^ном на величину ΔF_у, т.е. на величину полосы синхронизации:
ΔF_у= (F^ном-F^мин)=(F^ном-F^макс), (2) вторая и третья области используются в этом случае как области подстройки.

Частоты выдачи определяются из выражений
F^ном= (3); F^мин= (4);
F^макс= (5), где К_д^ном - номинальный коэффициент деления;
К_д^мин - минимальный коэффициент деления;
К_д^макс - максимальный коэффициент деления.

Для достоверной передачи информации полоса синхронизации устройства должна удовлетворять условиям по приему сигналов ΔF_у.прм> Δ F_ло^вх(6) и по передаче ΔF_у< ΔF_ло (7).

Условие достоверного приема информации устройством (6) выполняется автоматически, так как скорость канала выше скорости входного потока не менее чем на 1-4%.

Для регулирования полосы синхронизации устройства по передаче ΔF_увводится коэффициент коррекции (К_к), так как регулирование ΔF_уизменением f и К_д исходя из выражений 2, 4, 5 нереализуемо для широкого набора скоростей выдачи. Для устройства полоса синхронизации зависит от К_д и К_к при f=const, т.е. ΔF_у= ϕ (К_д, К_к).

После синхронизации устройства определяется из выражения
ΔF2у

Максимальное значение К_к определяют из выражения
_,, откуда .

Коэффициент коррекции показывает число выдаваемых битов информации d, из которых d-1 бит выдается на частоте F^ном, а один бит - на частоте F^макс или F^мин. Поэтому, увеличивая число К_к или соответственно число d, пропорционально уменьшают полосу ΔF_у² согласно выражению (8), выполняя условие (7). Обычно при подстройке во второй и третьей областях частоту синхронизации расширяют в 5 - 10 раз по сравнению с полосой ΔF_у¹, т.е. ΔF_у²=(5-10) ΔF_у¹.

Для этого текущий коэффициент коррекции делают равным
К_к^макс=(5-10)К_к.

Первая и четвертая области в ОЗУ блока 4 используют как буферные области для устранения фазовых флуктуаций входного сигнала и как области подстройки полосы синхронизации ΔF_у при переприемах сигнала на станциях. Полоса синхронизации входного потока может быть равна либо ΔF_вх¹ ≈ ΔF_у¹, либо ΔF_вх² ≈ ΔF_у². Если входной поток имеет полосу синхронизации ΔF_вх¹ ≈ ΔF_у¹, то при включении в устройство ΔF_у²заполнение ОЗУ в блоке 4 всегда смещается в точке l/2 и перезаполнение ОЗУ не происходит, так как ΔF_у²> ΔF_вх¹. Если входной поток имеет полосу синхронизации ΔF_вх², равную ΔF_у², то при включении в устройство ΔF_у² заполнение ОЗУ в блоке 4 находится в районе точки К либо l-К до тех пор, пока полоса синхронизации входного потока не станет равной ΔF_вх¹ ΔF_у¹, после чего заполнение ОЗУ в блоке смещается к точке l/2. Когда полоса асинхронизации входного потока равна ΔF_вх² ≈ ΔF_у², может наблюдаться смещение заполнения ОЗУ в блоке 4 от точки К к точке 0 либо от точки l-К к l. Для устранения данного смещения коэффициент коррекции в устройстве Кк постепенно либо уменьшают, либо увеличивают, тем самым расширяют либо сужают полосу синхронизации в устройстве ΔF_у², что означает соответственно увеличение либо уменьшение скорости считывания информации из ОЗУ блока 4, выполняя при этом условие ΔF_ло> ΔF_у².

При предельных значениях скорости считывания из ОЗУ блока 4 и скорости прихода информации в ОЗУ блока 4 время предельной скорости прихода информации в 5-10 раз меньше, чем время сползания заполнения ОЗУ блока 4 к точкам 0 и l при равенстве первой, второй, третьей и четвертой зон в ОЗУ блока 4. Далее следует уменьшение скорости прихода до номинальной, т.е. переход на полосу ΔF_вх¹ ≈ ΔF_у¹, и заполнение зоны в ОЗУ блока 4 смещается к точке l/2. Переполнение ОЗУ блока 4 не происходит.

Для заполнения ячеек памяти в зонах блока 4 служат блок 2 записи и блок 3 чтения, в которых для каждого КИ ГТ и каждой исходящей линии отводятся ячейки памяти, разрядность которых равна logl. В ячейках памяти блока 2 и блока 3 фиксируется последний адрес ячейки зоны блока 4, куда произошла запись информации из ГТ и откуда произошло считывание информации в исходящие линии соответственно. Запись информации и считывание информации производятся последовательно, последняя ячейка памяти сменяется первой, первая - второй и т.д.

По j-му адресу счетчика 1 в такт t₁ из ОЗУ блоков 2 и 3 считываются соответственно адреса записи (Аз) и чтения (Ач), где они фиксируются в n регистрах 12. В такт t₁ по считанному адресу Ач, поступающему непосредственно с выхода ОЗУ блока 3 на блок 4, и j-му адресу счетчика 1 из j-й зоны ОЗУ считывается бит информации, который записывается в регистр блока 4.

В такт t₂ при наличии СС = 1 в j-м КИ ГТ в зону ОЗУ блока 4 по j-му адресу счетчика 1 и адресу Аз блока 2 из j-го КИ ГТ записывается бит информации. В такт t₂ при СС = 1 в j-ю ячейку ОЗУ блока 2 записывается следующий адрес - Аз + 1, при СС = 0 - в j-й ячейке ОЗУ блока 3 чтения остается прежний адрес - Аз. Аналогично в такт t₂ при сигнале обратной связи блока 11 ОС = 1 в j-ю ячейку ОЗУ блока 3 записывается новый адрес - Ач+1, при ОС= 0-в j-й ячейке ОЗУ остается прежний адрес - Ач. Каждой j-й исходящей линии принадлежит линейка устройств, состоящая из делителя 10-j и регистра 12-j. Информация из блока 4 поступает в регистры 12-1 - 12-n, в которых информационные биты хранятся до момента их выдачи в исходящие линии, после выдачи которых в них записываются следующие биты из блока 4. Коэффициент деления из блока 8 поступает на делители 10-1 - 10-n, которые вырабатывают такты выдачи, следующие с частотой выдачи, поступающие в регистры 12-1 - 12-n соответственно и блок 11, и частоты сопровождения информации - F_л, поступающие в ЛО для приема информации из устройства по стыку С2. Такты выдачи и частота F_л в делителе 10-j вырабатываются при совпадении кодов коэффициента деления и текущего времени, вырабатываемого счетчиком делителя из частоты f счетчика 1.

Процессом записи информации из блока 4 эластичной памяти в регистры 12-1 - 12-n и записью кодов коэффициентов деления из блока 8 в делители 10-1 - 10-n управляют сигналы выдачи путем подачи сигналов обратной связи (ОС) по общему тракту из блока 11 блокировки на блок 3 чтения, дешифратор 9, блок 14 формирования коэффициента коррекции. В блоке 11 блокировки сигнал ОС для j-й исходящей линии фиксируется по переднему фронту j-го сигнала выдачи. Опрос сигналов ОС производится адресами счетчика 1 циклически и синхронно с опросом остальных блоков. Для j-й исходящей линии в j-й временной позиции, определяемой адресом счетчика 1, сигнал ОС фиксируется на выходе блока 11 передним фронтом такта t₂ и хранится до опроса следующего (j+1)-го сигнала. В блоке 3 чтения при ОС = 1 во время такта t₂ в j-ю ячейку записывается следующий адрес чтения (Ач + 1), в блоке 13 - следующий порядковый номер выданного бита. В дешифраторе 9 при сигнале ОС = 1 на j-м выходе во время такта t₂вырабатывается сигнал, равный единице, по заднему фронту которого в j-й делитель 10j записывается коэффициент деления из блока 8, в j-й регистр 12j - информационный бит из блока 4. В блоке 11 блокировки входной триггер 11j обнуляется, т.е. снимается сигнал ОС. Для исключения потери бита скорость опроса блоков устройства выше скорости выдачи информации в исходящие линии.

В ОЗУ блока 8 управления каждой j-й исходящий линии соответствует j-я зона в четыре ячейки, в которые из блока 8 записываются коэффициент деления во время такта t₁. В ячейки зоны, определяемые адресами 00 и 11, записывается номинальный коэффициент деления - К_д^ном, в ячейку зоны, определяемую адресом 01, - минимальный коэффициент деления - К_д^мин, в ячейку зоны, определяемую адресом 10, - максимальный коэффициент деления - К_д^макс.

Коэффициент деления определяется из выражений
Kнд

При смене скорости поступления информации в j-м канале ГТ блок 8 управления динамично переключает выходную скорость выдачи в j-ю линию, записывая в j-ю зону ОЗУ блока 8 соответствующие коэффициенты деления. Коэффициенты деления из j-й зоны блока 8 управления считываются сигналами рассогласования СР₁ и СР₂, вырабатываемыми блоком 5 формирования сигнала рассогласования и блоком 7 памяти сигнала рассогласования, в зависимости от заполнения j-й зоны блока 4 эластичной памяти, определяемой по адресам записи Аз блока 2 и чтения Ач блока 3. Для этого ПЗУ в блоке 5 формирования программируется по точкам заполнения зоны блока 4 - , К, l-К следующим образом:
Aз-Ar = где l - глубина зоны эластичной памяти блока 4;
К < ; СЗ - сигнал записи.

При абсолютной разности между адресами записи Аз и чтения Ач, равной половине зоны , в ПЗУ записывается код 11, СЗ=1, что соответствует номинальному коэффициенту деления, записываемому по адресу 11 в зону блока 8 коэффициентов деления, по которому вырабатывается в делителе 10 номинальная частота выдачи F^ном. При разности в К ячеек в ПЗУ записывается код 01, СЗ= 1, что соответствует К_д^мин, записываемому по адресу 01 в зону блока 8, по которому вырабатывается в делителе 10 F^макс. При разности в l-К ячеек в ПЗУ записывается код 10, СЗ = 1, что соответствует К_д^макс, записываемому по адресу 10 в зону блока 8, по которому в делителе 10 вырабатывается F^мин.

Сигналы рассогласования циклически переписываются из блока 5 формирования сигнала рассогласования по СЗ=1 в ОЗУ блока 7 памяти сигнала рассогласования по адресам счетчика 1. В ОЗУ блока 7 памяти каждой j-й исходящей линии соответствует j-я ячейка памяти, поэтому по j-му адресу счетчика 1 во время такта t₁ из блоков 2 и 3 считываются соответственно адреса записи Аз и чтения Ач. Во время такта t₂ из ПЗУ блока 5 по адресам Аз и Ач считываются коды сигналов рассогласования СР₁и СР₂ и значение СЗ. При СЗ = 1 во время такта t₂ в j-ю ячейку ОЗУ блока 7 памяти из ПЗУ блока 5 формирования переписываются сигналы рассогласования СР₁ и СР₂. В свою очередь ОЗУ блока 7 памяти циклически и синхронно с остальными блоками опрашивается адресами счетчика 1. По j-му адресу счетчика 1 во время такта t₁ из ОЗУ блока 7 считываются сигналы рассогласования, по которым из j-й зоны ОЗУ блока 8 управления считываются коэффициенты деления во время такта t₂, поступающие в делитель 10j, куда записываются по заднему фронту t₂ при наличии j-го сигнала из дешифратора 9.

Полоса синхронизации для каждой исходящей линии 1-n регулируется частотой поступления сигнала коррекции СК из блока 15 сравнения в блок 8 управления. При СК = 0 по j-му адресу счетчика 1 производится обращение к ячейке 00 зоны ОЗУ блока управления, откуда считывается К_д^ном. При СК = 1, при коде сигнала рассогласования 11 считывается К_д^ном, при коде 01 - К_д^мин, при коде 10 - К_д^макс. Частота поступления СК = 1 или регулирование полосы синхронизации путем считывания из ОЗУ блока 8 К_д^минили К_д^макс и соответственно выдача информации по j-й линии на частоте F^макс или F^мин задаются кодом коэффициента коррекции, записываемым в j-ю ячейку ОЗУ блока 14 по j-му адресу блока 8.

Текущее число битов информации, выдаваемых на частоте F^ном, определяется в блоке 13 формирования шага коррекции, вырабатывая текущий код шага коррекции - К_шк для каждой j-й линии устройства, путем суммирования числа выданных битов информации для каждой (1-n)-й линии устройства по сигналам ОС, поступающим из блока 11 блокировки. При равенстве кодов коэффициентов коррекции К_к и текущего шага коррекции К_шк, сравниваемых в блоке 15 сравнения, вырабатывается СК= 1, поступающий в блок 13 и блок 8 управления. В блоке 13 при СК=0 и сигнале ОС = 0 блока 11 К_шк остается прежним, при СК = 0 и ОС = 1 код шага коррекции увеличивается на единицу, т.е. К_шк + 1, при СК = 1 код шага коррекции обнуляется.

Для этого в ОЗУ блоков 14 и 13 формирования коэффициента коррекции и шага коррекции каждой j-й исходящей линии соответствует j-я ячейка памяти, опрос блоков производится циклически и синхронно с остальными блоками устройства адресами счетчика 1. По j-му адресу счетчика 1 во время такта t₁ из j-й ячейки ОЗУ блока 13 и j-й ячейки ОЗУ блока 14 считываются соответственно коды К_к и К_шк, поступающие на блок 15 сравнения, где при неравенстве кодов во время такта t₂ вырабатывается СК=0, при равенстве кодов - СК = 1. Сигнал ОС из блока 11 блокировки поступает для j-й исходящей линии во время такта t2 в блок 13, где при СК = 0 и ОС = 1 происходит запись в j-ю ячейку ОЗУ блока 13 формирования шага коррекции, увеличенного на единицу, т.е. К_шк + 1, при ОС = 0 в j-й ячейке ОЗУ остается прежний адрес, а при СК = 1 в j-й ячейке ОЗУ независимо от значения сигнала ОС слово обнуляется.

Если в j-ю ячейку ОЗУ блока 7 памяти сигнала рассогласования записан код рассогласования 11, то управляющий сигнал полосу синхронизации не регулирует, т. е. в j-й ячейке ОЗУ блока 13 может находиться любой код коэффициентов коррекции, так как при СК = 0 из j-й зоны ОЗУ по адресу 00 считывается К_д^ном, при СК = 1 из j-й зоны ОЗУ по адресу 11 считывается также К_д^ном. Информация выдается в j-ю исходящую линию на номинальной частоте, и заполнение j-й зоны ОЗУ блока 4 эластичной памяти смещается от точки к К либо к l-К. Регулирование полосы синхронизации осуществляется после записи в j-ю ячейку ОЗУ блока 7 памяти сигнала рассогласования кода рассогласования 01 либо 10, когда заполнение j-й зоны ОЗУ блока 4 достигает соответственно К либо l-К ячеек.

Код коэффициентов коррекции, регулирующий полосу синхронизации, зависит от скорости входного потока, нестабильности генератора входного потока и полосы синхронизации линейного оборудования. Для смещения заполнения j-й зоны ОЗУ блока 4 из точки заполнения К либо l-К ячеек в середину зоны ячеек достаточно, чтобы полоса синхронизации устройства превосходила полосу синхронизации входного потока в 5-10 раз, т.е. ΔF_у = (5 - 10) x x ΔF_вх, при этом коэффициент коррекции должен иметь пределы изменения от нуля до 1000 раз и иметь десять разрядов. В этом случае полоса синхронизации устройства, определяемая из выражения ΔF_у=|ΔF^ном - -ΔF^мин| = |ΔF^ном - F^макс | , регулируется от Δ F_у до ΔF_у 10^-3.

В случае низкой нестабильности генераторов и низкой скорости передачи полосу синхронизации устройства расширяют путем увеличения разности коэффициентов деления ΔК_д до 2,3 и т.д. раз. При высокой скорости входного потока, высокой стабильности генераторов и узкой полосе синхронизации ЛО, равной долям герц, полосу синхронизации устройства сужают путем увеличения числа разрядов кода коэффициентов коррекции с 10 до 11, 12 и более разрядов, что соответствует уменьшению полосы синхронизации устройства в 2000, 4000 и менее раз.

Контролируют и динамично регулируют полосу синхронизации устройства посредством считывания из устройства через блок 6 интерфейса кодов адресов записи Аз блока 2, чтения Ач блока 3 и сигналов рассогласования СР блока 7 памяти, для чтения которых выставляют j-й адрес и команду. В блоке 6 при равенстве j-го адреса блока 8 и j-го текущего адреса счетчика 1 фиксируются в регистре адреса Аз, Ач, СР, характеризующие заполнение j-й зоны ОЗУ блока 4.

Использование: в технике электросвязи, в частности в устройствах передачи и коммутации цифровых систем связи. Сущность изобретения: устройство сопряжения асинхронных разноскоростных дискретных сигналов содержит счетчик 1, блок 2 записи, блок 3 чтения, блок 4 эластичной памяти, блок 5 формирования сигнала рассогласования, блок 6 интерфейса, блок 7 памяти сигнала рассогласования, блок 8 управления коэффициентом деления, дешифратор 9, n делителей 10= 1-10= n частоты, блок 11 блокировки, n регистров 12-1 - 12-n, блоки 13 и 14 формирования шага коррекции и коэффициента коррекции и блок 15 сравнения. Устройство обеспечивает повышение достоверности передачи информации путем динамического перехода с одной скорости выдачи информации на другую и динамического согласования полосы синхронизации для каждого канала индивидуально. 1 ил.

УСТРОЙСТВО СОПРЯЖЕНИЯ АСИНХРОННЫХ РАЗНОСКОРОСТНЫХ ДИСКРЕТНЫХ СИГНАЛОВ, содержащее блок эластичной памяти, выход которого соединен с первыми входами n регистров, вторые входы которых соединены с соответствующими входами блока блокировки и с соответствующими выходами дешифратора, первый вход которого соединен с первыми входами блока записи и блока чтения, с управляющим входом блока блокировки и с первым выходом счетчика, выход блока блокировки соединен с вторым входом блока чтения, первый выход которого соединен с первым входом блока эластичной памяти, второй вход которого соединен с выходом блока записи, а третий и четвертый входы блока эластичной памяти являются соответственно информационным входом и входом сигнала сопровождения, а входы счетчика являются входами сигнала цикловой синхронизации и сигнала высокой частоты, а также блок сравнения, n делителей частоты и блок управления коэффициентом деления, отличающееся тем, что в него введены последовательно соединенные блок формирования сигнала рассогласования, блок памяти сигнала рассогласования и блок интерфейса, а также блок формирования шага коррекции и блок формирования коэффициента коррекции, при этом выход блока записи и второй выход блока чтения соединены с соответствующими входами блока формирования сигнала рассогласования, выход блока памяти сигнала рассогласования через блок управления коэффициентом деления соединен с первыми входами n делителей частоты, выходы которых соединены с третьими входами соответствующих регистров и с соответствующими дополнительными входами блока блокировки, выход которого соединен с вторым входом дешифратора и с первым входом блока формирования шага коррекции, выход которого соединен с первым входом блока сравнения, второй вход которого соединен с выходом блока формирования коэффициента коррекции, а выход блока сравнения соединен с вторым входом блока формирования шага коррекции и с вторым входом блока управления коэффициентом деления, первый выход счетчика соединен с первым входом блока формирования коэффициента коррекции, с третьим входом блока формирования шага коррекции, с вторым входом блока памяти сигнала рассогласования, с третьим входом блока управления коэффициентом деления и с вторым входом блока интерфейса, к двум другим входам которого подключены соответственно второй выход блока чтения и выход блока записи, второй вход которого соединен с четвертым входом блока эластичной памяти, управляющий вход которого соединен с первым выходом счетчика, второй выход которого соединен с вторыми входами n делителей частоты, к третьим входам которых подключены соответствующие выходы дешифратора, причем управляющие входы блока управления коэффициентом деления, блока интерфейса и блока формирования коэффициента коррекции соединены между собой и являются входом управляющего сигнала устройства, выходом управляющего сигнала, первой и второй группами выходов которого являются соответственно выход блока интерфейса, выходы n регистров и дополнительные выходы n делителей частоты.