УМНОЖИТЕЛЬ НА ДВА ПО МОДУЛЮ Российский патент 1994 года по МПК G06F7/49 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах для формирования элементов конечных полей.

Известен умножитель на два по модулю, содержащий два сумматора, элементы ИЛИ-НЕ и элементы ИЛИ с соответствующими связями. Недостатком этого устройства является низкая скорость вычислений.

Целью изобретения является повышение быстродействия.

На чертеже показана схема умножителя на два по модулю.

Умножитель содержит сумматор 1 и мультиплексор 2. Входы 3 и 4 служат для подачи кода числа и инверсного кода модуля. Выходы 5 являются информационными.

Умножитель на два по модулю работает следующим образом.

На входы 3 подается код числа из диапазона чисел 0<Х ≅ Р-1, где Х - умножаемое на два число, Р - величина модуля, который поступает в сумматор 1 и мультиплексор 2 сдвинутым в сторону старших разрядов на один разряд. Этим достигается умножение на два числа. Если значение произведения превышает значение модуля, то в сумматоре 1 за счет перевода инверсного кода модуля в дополнительный код происходит вычитание из полученного произведения значения кода модуля, на выходе переноса сумматора 1 появляется управляющий сигнал, переключающий вторые информационные входы мультиплексора 2 на его выходы, и значение остатка с выходов сумматора 1 через вторые входы мультиплексора 2 поступают на информационные выходы 5 умножителя. Если значение произведения не превышает значение модуля, то с выхода переноса сумматора 1 управляющий сигнал на вход мультиплексора 2 не подается, первые его информационные входы остаются скоммутированными на информационные выходы и значение произведения с входов сумматора 1 через мультиплексор 2 поступают на информационные выходы 5 умножителя.

Рассмотрим работу умножителя на два по модулю на конкретном примере.

Пусть Х=10₁₀=01010₂, Р=12₁₀=01100₂. Тогда на вторых входах сумматора 1 и первых входах мультиплексора 2 имеют 2Х=20₁₀= 10100_2. На выходах сумматора 1 образуется число А=2Х++1=10100₂+10011₂+1= =101000₂, на выходе переноса (шестой разряд) образуется единица, которая коммутирует первые пять разрядов сумматора 1 на выходы мультиплексора 2. В результате имеют А=01100₂= 8₁₀=2^.10₁₀MOD12₁₀.

Пусть теперь Х= 5₁₀=00101₂, Р=12₁₀= =01100₂, =10011₂. На входах сумматора 1 имеют 2Х= 01010₂= 10₁₀, на выходах сумматора 1 имеют А=2Х++1= 01010₂+10011₂+1= = 11110₂. Так как на выходе переноса сумматора 1 ноль, то мультиплексор 2 коммутирует со своими выходами входы сумматора 1. В результате на его выходах оказывается код числа 10₁₀. Не трудно также убедиться, что если 2Х=Р, то на выходе мультиплексора будет код нуля.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах для формирования элементов конечных полей. Цель изобретения - повышение быстродействия. Умножитель содержит сумматор 1 и мультиплексор 2. 1 ил.

УМНОЖИТЕЛЬ НА ДВА ПО МОДУЛЮ, содержащий сумматор, входы первой группы которого соединены с входами инверсного кода модуля умножителя, входы второй группы - с входами кода умножаемого тела умножителя, сдвинутого на один разряд в сторону старших разрядов, а вход переноса - с входом значения логической единицы умножителя, отличающийся тем, что в умножитель ввелен мультиплексор, информационные входы первой группы которого соединены с входами второй группы сумматора, информационные входы второй группы - с информационными выходами группы сумматора, выход переноса которого соединен с управляющим входом мультиплексора, выходы группы которого являются информационными выходами умножителя.