СУММАТОР ПО МОДУЛЮ P Российский патент 1995 года по МПК G06F7/49 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах для формирования элементов конечных полей.

Известен сумматор по модулю, содержащий три сумматора, элементы ИЛИ-НЕ и элемент ИЛИ с соответствующими связями [1]
Недостатком данного сумматора является его ограниченные функциональные возможности, так как оно работает только с простыми модулями и диапазон суммируемых чисел лежит в пределах
O ≅ X/Y/≅ Р-1, где Х первое число;
Y второе число;
Р величина модуля.

Известен сумматор по модулю, содержащий первый и второй сумматоры и коммутатор с соответствующими сведениями [2]
Недостатком данного сумматора являются ограниченные функциональные возможности, так как диапазон суммируемых чисел лежит в пределах от нуля до Р-1.

Целью изобретения является расширение функциональных возможностей сумматора за счет расширения диапазона суммирующих чисел.

На чертеже представлена функциональная электрическая схема сумматора по модулю Р.

Предлагаемый сумматор содержит двоичные сумматор 1, n сумматоров 2₁+2_n и коммутатор (мультиплексор) 3. Входы 4 и 5 служат для подачи кодов первого и второго числа. На входы 6_i(i ) подаются инверсные коды i-Р, а выход 7 сумматора является информационным. Число сумматоров n зависит от максимальной разрядности суммируемых чисел и определяется выражением
n где Х_макс максимально возможное значение первого числа;
Y_макс максимально возможное значение второго числа;
Р значение модуля свертки;
[*] операция приведения до большого целого числа.

Сумматор по модулю Р работает следующим образом.

На входы 4 и 5 сумматора поступают числа из диапазона чисел O≅X/Y/≅Х_макс/Y_макс/, которые суммируются в сумматоре 1 и с его выхода результат суммирования поступает на первые входы сумматоров 2₁/2_nи первые входы мультиплексора 3. Если значение суммы превышает значение модуля, то в сумматорах 2_i за счет перевода инверсных кодов i ˙Р в дополнительные коды происходит вычитание из полученной суммы значений кодов. В первом сумматоре 2₁ вычитается код Р, во втором 2₂ код 2Р и т.д. В последнем сумматоре происходит вычитание кода nР. На управляющих выходах тех сумматоров 2_i, в которых значение суммы превышает значение числа i ˙Р, появляется управляющий сигнал, а на управляющих выходах сумматоров 2_i, в которых значение суммы меньше значения констант i˙ Р, управляющий сигнал отсутствует. Управляющая логика мультиплексора выполнена таким образом, что реагирует на управляющий сигнал старшего разряда. Поэтому, если введено число А_к, лежащее в интервале (i+1)˙ P>Ak ≥i˙ Р, выход i-го сумматора 2 будет скоммутирован на выход мультиплексора 3 и остаток r A_k -i ˙Р будет сформирован на выходе сумматора.

Если же значение суммы не превышает значения модуля, то с управляющих выходов сумматоров 2₁-2₂ управляющих сигналов на управляющие входы мультиплексора 3 не подается, первые его информационные входы остаются скоммутированными на информационные выходы и значение суммы с выхода сумматора 1 через мультиплексор 3 поступает на информационные выходы 7 сумматора.

Пусть Х 15₁₀ 01111₂, Y 47₁₀ 101111₂, максимальное значение суммы чисел равно 70₁₀, а Р 10₁₀ 1010₂. Тогда n 7. Инверсные значения кодов будут соответственно равны 1110101₂, 1101011₂, 1100001₂, 1010111₂, 1001101₂, 1000011₂, 0111001₂. На выходе сумматора 1 получается число А Х + Y 15₁₀ + 47₁₀ 62₁₀ 111₂ + 101111₂= 111110₂.

Тогда на выходах сумматоров 2 образуются следующие коды:
A++1 i =
2₁: 0111110₂, + 1110101₂ + 1 10000100₂,
2₂ 0111110₂ + 1101011₂ + 1 10001010₂,
2₃ 0111110₂ + 1100001₂ + 1 10100000₂,
2₄ 0111110₂ + 1010111₂ + 1 10010110₂,
2₅ 0111110₂ + 1001101₂ + 1 10001100₂,
2₆ 0111110₂ + 1000011₂ + 1 10000010₂,
2₇ 0111110₂ + 0111001₂ + 1 01111000₂.

Таким образом, на выходе переноса (восьмой разряд) всех сумматоров за исключением последнего образуется единица, логика коммутатора 3 реагирует на сигнал старшего (шестого) сумматора 2 и код 10₂ с его выхода через коммутатор 3 поступает на выход 7 сумматора. При подаче кодов других чисел работа сумматора осуществляется аналогично описанному выше.

Таким образом, предлагаемый сумматор обладает расширенными функциональными возможностями за счет расширения диапазона суммируемых чисел и работы с любыми модулями.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах для формирования элементов конечных полей. Цель изобретения - расширение функциональных возможностей. Это достигается использованием коммутатора и сумматоров. 1 ил.

СУММАТОР ПО МОДУЛЮ P, содержащий первый и второй двоичные сумматоры и коммутатор, причем первый и второй информационные входы первого двоичного сумматора соединены с входами кодов первого и второго чисел сумматора по модулю, а информационный выход с первыми информационными входами коммутатора и второго двоичного сумматора, второй информационный вход которого соединен с входом инверсного кода p сумматора по модулю, вход переноса второго двоичного сумматора соединен с входом сигнала логической единицы сумматора по модулю, выход переноса и информационный выход соответственно с первым управляющим и вторым информационным входами коммутатора, выход которого соединен с выходом сумматора по модулю, отличающийся тем, что в него введены n 1 двоичных сумматоров n x_макс + y_макс)P где x_макс, y_макс - максимально возможные значения первого и второго чисел), причем первый информационный вход i-го двоичного сумматора соединен с информационным выходом первого двоичного сумматора, второй информационный вход с входом инверсного кода (i 1).p, вход переноса с входом сигнала логической единицы, выход переноса и информационный выход соответственно с (i 1)-м управляющим и i-м информационным входом коммутатора.