УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК В КОРРЕКТИРУЮЩЕЙ СИСТЕМЕ СЧИСЛЕНИЯ Российский патент 1994 года по МПК G06F11/00 H03M13/00 

Изобретение относится к вычислительной технике и может быть использовано для исправления ошибок.

Цель изобретения - повышение помехоустойчивости устройства.

Число А можно представить в корректирующей системе счисления следующим многочленом:
A= a_sΨ₁(s) где Ψ₁(S) = Ψ₁(S-2)+Ψ₁(S-3); Ψ₁(0) = Ψ₁(1)=1 Условие (1) где Φ₁(S) = Φ₁(S-2)+Φ₁(S-3)+1 задает пакетно-оптимальную форму изображения чисел/характеризующихся наличием пакетов из двух следующих подряд единиц/разделенных не менее чем одним и не более чем тремя нулями.

Метод исправления ошибок в разряде описывается булевыми функциями:
I0-1(s)

=a_(s-2)a_(s-1)a_(s)a_(s+1)a_(s+2)∨
a_(s-3)a_(s-2)a_sa_(s+2)a (2)
I1-0(s)=a_(s-1)∨
a
aa_(s+3)a_(s+4)a_(s-3)a_(s-2)∨
aa_(s+3)a_(s+4)a_(s-4)a_(s-3)∨ (3)
a_(s+2)a_(s+3)a_(s-4)aa_(s-1)∨
a_(s+3)a_(s+4)a_(s-4)aa_(s-1)
= (4) где а_(s) - двоичный коэффициент s-го разряда;
I_(s)^0-1 - единичный сигнал исправления ошибки типа перехода "0" в "1";
I_(s)^1-0 - единичный сигнал исправления ошибки типа перехода "1" в "0";
I_(s)^1-0 - единичный сигнал исправления;
I_(s+1)^1-0 - ошибки типа перехода пакета "1" в "0".

Сущность изобретения заключается в реализации формул (2), (3) и (4).

На чертеже изображена схема устройства для n = 10.

Устройство содержит первую группу элементов И 1.1-1.2, вторую группу элементов И 2.1-2.2, третью 3.1-3.2, четвертую 4.1-4.2, пятую 5.1-5.2, шестую 6.1-6.2, седьмую 7.1-7.2, восьмую 8.1-8.2, девятую 9.1-9.2 и десятую 10.1-10.2 группы элементов, группу элементов ИЛИ 11.1-11.2, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1-12.2, группу информационных входов 13 и группу информационных выходов 14.

Группы элементов И с первой по десятую предназначены для формирования сигналов исправления ошибки, а группа элементов ИЛИ 11.1-11.2 предназначена для объединения этих сигналов. Группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1-12.2 предназначена для исправления возникших ошибок на входах 13 и формирования вер- ной кодовой комбинации на выходах 14 устройства.

Устройство работает следующим образом.

Предполагают, что на вход устройства подано представление числа 13 в корректирующей системе счисления - 0011011000. Это комбинация, поступая на соответствующие входы элементов И групп 1.1-1.2, ни в одном случае не дает на выходе элемента И единичного потенциала, т.е. все входы элементов ИЛИ 11.1-11.2 нулевые, значит, и на выходах "0", который поступает на вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1-12.2, а на первые входы этих элементов поступает соответственно "0" пятого разряда и "1" шестого разряда приведенной комбинации, которые появляются на выходах соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1-12.2 и проходят на выход устройства без изменения.

Предполагают, что в пятом разряде происходит сбой типа перехода "0" в "1" и кодовая комбинация принимает вид 0011111000. На всех входах элемента И 1.1 появляется единичный потенциал, который проходит на его выход, а значит, и на вход элемента ИЛИ 11.1, на выходе которого тоже появляется "1". Единичный потенциал с выхода элемента ИЛИ 11.1 поступает на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1, на первый вход которого поступает "1" искаженного пятого разряда. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1 появляется нулевой потенциал, который проходит на выход устройства, исправляя таким образом возникшую ошибку. Еще один случай ошибки типа перехода "0" в "1" исправляется предложенным устройством.

Предполагают, что в исходной кодовой комбинации 0110001100 происходит сбой в пятом разряде. Срабатывает элемент И 2.1, и единичный потенциал с его выхода через элемент ИЛИ 11.1 на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1 корректирует пятый разряд, т.е. возвращает его в единичное состояние.

Теперь рассматривают исправление ошибки типа перехода "1" в "0".

Предполагают, что на входе устройства имеется кодовая комбинация 1000110001. В шестом разряде происходит сбой. Срабатывает элемент И 3.2. Единичный потенциал с его выхода через элемент ИЛИ 11.2 поступает на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12.2, на первом входе которого присутствует "0" искаженного шестого разряда. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12.2 появляется единичный потенциал, который поступает на шестой разряд выхода устройства, исправляя таким образом возникшую ошибку.

Теперь предполагают, что происходит сбой в пятом разряде. Срабатывает элемент И 4.1, а затем через элемент ИЛИ 11.1 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1, на выходе которого появляется единичный потенциал скорректированного пятого разряда. В случае кодовой комбинации 0110110110 аналогично исправляются единичные сбои в пятом и шестом разрядах. В первом случае срабатывают элементы И 5.1, ИЛИ 11.1 и ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1, а во втором - 7.2, 11.2 и 12.2. При сбое в пятом разряде кодовой комбинации 1100110110 срабатывает элемент И 6.1 и при сбое в том же разряде комбинации 1101100110 срабатывает элемент И 8.1, а далее аналогично 11.1 и 12.1.

Кроме того, устройство позволяет исправлять часть двукратных ошибок типа перехода пакета из двух "1" в "0". Предполагают, что на входе устройства устанавливается кодовая комбинация 1000110001. Под воздействием помехи происходит сбой в пятом и шестом разрядах. Срабатывает элемент И 9.1, и единичный потенциал с его выхода поступает на входы элементов ИЛИ 11.1 и 11.2 и далее на вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1 и 12.2, на выходах которых устанавливаются единицы исправленных пятого и шестого разрядов.

Аналогично корректируется сбой такого же типа в кодовой комбинации 0110110110. В этом случае срабатывает элемент И 10.1, далее элементы ИЛИ 11.1 и 11.2 и наконец элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 12.1 и 12.2.

Таким образом, предлагаемое устройство обеспечивает исправление большей части однократных сбоев и части многократных сбоев в корректирующей системе счисления. Оно может быть использовано для построения высоконадежных устройств хранения и обработки информации в системах с высокими требованиями по достоверности, а также может быть использовано в системах с высоким уровнем помех.

Изобретение относится к вычислительной технике и может быть использовано для исправления ошибок. Цель изобретения - повышение помехоустойчивости устройства. Цель достигается тем, что устройство дополнительно содержит вторую, пятую, шестую, седьмую и восьмую группы семивходовых элементов И, третью, четвертую и десятую группы шестивходовых элементов И, девятую группу девятивходовых элементов И, группу элементов ИЛИ и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, все группы содержат n-8 элементов и соответствующих связей. Предложенное устройство может быть использовано для построения высоконадежных устройств хранения и обработки информации в системах с высокими требованиями по достоверности, а также может быть использовано в системах с высоким уровнем помех. 1 ил.

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК В КОРРЕКТИРУЮЩЕЙ СИСТЕМЕ СЧИСЛЕНИЯ, содержащее первую группу элементов И и первый элемент ИЛИ, причем выход первого элемента И первой группы соединен с первым входом первого элемента ИЛИ, отличающееся тем, что, с целью повышения помехоустойчивости, устройство содержит с второй по десятую группы элементов И, группу элементов ИЛИ с второго по (n - 8)-й, где n - разрядность, и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем у элементов И второй, пятой - восьмой групп первые и вторые входы - прямые, третьи - инверсные, четвертые - прямые, пятые - инверсные, шестые и седьмые - прямые, у элементов И третьей группы первые входы - инверсные, вторые - прямые, с третьего по шестой - инверсные, у элементов И четвертой группы с первого по четвертый входы - инверсные, пятый вход - прямой, а шестой - инверсный, у элементов И девятой группы первые входы - прямые, а с второго по девятый - инверсные, у элементов И десятой группы первые входы - прямые, с второго по пятый - инверсные, шестые входы - прямые, причем каждый i-й вход K-го элемента И (i= , S - количество входов элемента, K = ) первой, третьей и десятой групп соединен с (i + K + 1)-м входом устройства, каждый i-й вход K-го элемента И второй и четвертой групп соединен с (i + K)-м входом устройства, каждый i-й вход K-го элемента И девятой группы - с (i + K - 1)-м входом устройства, первый и второй входы каждого K-го элемента И пятой группы соединены соответственно с (K + 1)-м и (K + 2)-м входами устройства, первый и второй входы каждого K-го элемента И шестой группы - соответственно с K-м и (K + 1)-м входами устройства, каждый j-й вход K-го элемента И пятой и шестой групп (j= ) соединен с (j + K + 1)-м входом устройства, каждый C-й вход K-го элемента И седьмой и восьмой групп (C = ) соединен с (C + K + 1)-м входом устройства, шестой и седьмой входы каждого элемента И седьмой группы соединены соответственно с (K + 6)-м и (K + 7)-м входами устройства, шестой и седьмой входы каждого K-го элемента И восьмой группы соединены соответственно с (K + 7)-м и (K + 8) -м входами устройства, выход каждого элемента И первой группы, начиная с второго, соединен с первым входом элемента ИЛИ группы, выход каждого K-го элемента И m-й группы (m = ) соединен с (m + 2)-м входом K-го элемента ИЛИ группы, выходы каждого K-го элемента И девятой и десятой групп соединены соответственно с вторым и третьим входами (K + 1)-го элемента ИЛИ группы, выход каждого K-го элемента ИЛИ группы соединен с первым входом соответствующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, (K + 4)-й вход устройства соединен с вторым входом K-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход которого является (K + 4)-м выходом устройства, входы устройства с первого по четвертый и с (n - 3)-го по n-й являются соответствующими выходами устройства.