Устройство для обнаружения ошибок в пакетном @ -коде Советский патент 1989 года по МПК H03M13/05 

1

(21)4258186/24-24

(22)08.06.87

(46) 30.05.89. Вюл. № 20 (72) В.И.Ключко, В.И.Глушков, А.В.Ткаченко, В.И.Ыикко и А.Б.Коваленко

(53)681.3(088.8)

(56)Авторское свидетельство СССР № 1337899, кл. Н 03 М 13/00, 1985.

Авторское свидетельство СССР № 1293731, кл. Н 03 М 13/00, 1985.

(54)УСТРОЙСТВО ДОЯ ОБНАРУЖЕНИЯ ОШИ- БОК В ПАКЕТНОМ t-КОДЕ

(57)Изобретение относится к вычислительной технике и может быть исполь,зовано для обнаружения и исправления ошибок в пакетных кодах. Цель изобретения - расширение функциональных возможностей за счет исправления ошибок. Поставленная цель достигается тем, что в устройство для обнаружения ошибок в пакетном коде, содержащее группу триггеров 1.1-1.9, элемент И 2.1, группы элементов И 2.2-2.9; 4.1-4.6, 5.2-5.8, элемент ИЛИ 11, введены группа элементов И 3.1-3.7, элемент И 5.1, группы блоков 6.1-6.7 и 7.1-7.9 исправления ошибок и труп- па элементов ИЛИ 8.1-8.9 с соответствующими связями. 2 з.п. ф-лы, 3 ил.

Изобретение относится к вычислительной технике и может быть использовано для обнаружения и исправления ошибок в пакетных кодах. Цель изобретения - расширение функциональных возможностей за счет исправления ошибок. Поставленная цель достигается тем, что в устройство для обнаружения ошибок в пакетном коде, содержащее группу триггеров 1.1 - 1.9, элемент И 2.1, группы элементов И 2.2 - 2.9

4.1 - 4.6

5.2 - 5.8, элемент ИЛИ 11, введены группа элементов И 3.1 -3.7, элемент И 5.1, группы блоков 6.1 - 6.7 и 7.1 - 7.9 исправления ошибок и группу элементов ИЛИ 8.1 - 8.9 с соответствующими связями. 2 з.п. ф -лы, 3 ил.

КО

О

со

о

Ј СЛ

(S

3148

Изобретение относится к вычислительной технике и может быть использовано для обнаружения и исправления ошибок.

Целью изобретения является расширение функциональных возможностей за счет исправления ошибок.

На фиг. 1 изображена схема устройства для обнаружения ошибок в пакет- ном t-коде для , на фиг. 2 - функциональная схема блока исправления ошибок первой группы; на фиг.З - функциональная схема блока исправления ошибок второй группы.

Устройство (фиг. 1) содержит группу триггеров 1.1-1,9, первый элемент И 2.1, вторую группу элементов И 2.2- 2.9, четвертую группу элементов И 3.1-3,7, первую группу элементов И 4.1-4.6, второй элемент И 5.1, третью группу элементов И 5.2-5.8, первую группу блоков 6.1-6.7 исправления ошибок, вторую группу блоков 7.1-7.9 ис

правления ошибок, группу элементов ИЛИ 8.1-8.9, первую группу 9 выходов фиксации места ошибки устройства, вторую группу 10 выходов фиксации места ошибки устройства, элемент ИЛИ 11j группу информационных входов 12, установочный вход 13, группу 14 информационных выходов устройства, контрольный выход 13 устройства.

Блок 6 исправления ошибок первой группы (фиг.2) содержит входы 16-18, элементы И 19, ИЛИ 20. Блок 7 исправления ошибок второй группы (фиг. 3) содержит входы 21-23, элемент И 24 и элемент РАВНОЗНАЧНОСТЬ 25.

В пакетном изображении любое натуральное число А может быть представлено в следующем виде:

...1 00...О 11...1 00...0...

1-fN

М1

Блок 6 срабатывает при по45

(1)

где ,n(,k), или t+1.

но, что для нее характерно наличие пакетов из 1rN единиц, разделенных хотя бы одним нулем.

Выражения для единичных обнаруживающих сигналов принимают вид

ступлении на его вход 16 и хотя бы на один из входов 17 или 18 единичных сигналов. Блоки 7.1-7.9 предназначены для формирования сигналов исправления ошибок типа переходов п -

1-rN ;И...1 00...О,

rN

Для срабатывания блока 7 необходимо

Из формы представления числа А вид-50 наличие единичного потенциала на его

входе 21 и равных потенциалов на входах 22 и 23. Элементы ИЛИ 8.1-8.9 необходимы для объединения информационных входов 12 устройства с выхода- 55

ми блоков 6 и 7 исправления ошибок. Выходы 9 предназначены для фиксации

он

X a(1)Aa(2)va(1)Aa(2)Aa(3)v V.. .va(n-2)Aa(n-1)Aa(n)Va(n-1)Aa(n)v (1)Aa(2)A . ..Aa(t+1)V . . .va(n-t)A

5

0

5

0

5

0

Aa(n-t+1)A.. ..Aa(n) ;(2)

X а(1)ла(2)ла(3)у. ..Va(n-2)A

Л(п-1)ла(п) (1)ла(2)Л ...Aa(t)v

уа(1)да(2)л . . ,(t+1)v . . .Va(n-t)A Aa(n-t+1 )Л .. ,Aa(n)Va(n-t+1)A . . . Ла(п.-1)ла(п);(3)

метод исправления ошибок в m-м разряде пакетного t-кода за счет естественной избыточности описывается булевыми функциями:7° -У° д

Z -Xw л

1-т-О

I4 г- Л Хт-1

X

m-v J5

г ft -Х|т Л Xm i Xrv141 , о - ( f о

1

Хгп-, Хт , X

И)

(5)

где Хт- , X №

1-90

Хт4 соответствуют значениям

функций (2) и (3) для соответствующих разрядов кодовых комбинаций. а(п) - двоичный коэффициент п-го

а- разряда кодовой комбинации; X - единичный сигнал обнаружения ошибки тина перехода О

в 1 в

X - .единичный сигнал обнаружения ошибки типа перехода 1 в О. . ,

Триггеры 1.1-1.9 предназначены для хранения исходного кода. Элементы И 2.I-2.9 и 3.1-3.7 предназначены для выработки сигналов свидетельствующих о том, что для групп из t разрядов нарушено условие пакетности. Элементы И 4.1-4.6 и 5.1-5.8 предназначены для выработки сигналов, свидетельствующих о том, что для групп из t+1 разрядов нарушено условие пакетности.

Блоки 6.1-6.7 исправления ошибок предназначены для формирования сигналов исправления ошибок типа переходов

М1

О1

Блок 6 срабатывает при по

ступлении на его вход 16 и хотя бы на один из входов 17 или 18 единичных сигналов. Блоки 7.1-7.9 предназначены для формирования сигналов исправления ошибок типа переходов п -

входе 21 и равных потенциалов на вхо дах 22 и 23. Элементы ИЛИ 8.1-8.9 необходимы для объединения информаци онных входов 12 устройства с выхода-

ми блоков 6 и 7 исправления ошибок. Выходы 9 предназначены для фиксации

сбоев типа перехода 1

О

и отображения номера сработавшего элемента И 2 или 4. Выходы 10 предназначе51

им дня фиксации гипа перехода О в i и отображения номера сработавшего тис-мечта И 3,5.

Устройство работарт следующим образом,

В исходно;-. состоянии после подачи на установочный вход 13 устройства единичного сигнала тршгеры 1.1-1.9 устанавливаются в нулевое состояние. Предположим, что в регистре, необходимо хранить код числа 22, представленного в пакетной форме пакетногоЗ-кода

Пакетное изображение данного числа имеет вид: № разряда 876543210 Вес разряда 865322111 Накат IIV:T i i Г i I i

Этот код я,-.-п,-ч г (.ч-) а том заносите : в .piii 1,1 , i--l ,9- В ретуль- тате едг чнч, а. ;ч ituian шва-СТСЯ Па ,,, Tin СПОР i , 1 5

Предположим; что под действием помехи триггер 1.2 переходит в нулевое состояние и код принимает вид ,111 000 101, Единичный потенциал с инверсного выхода триггера 1.2 поступает на второй вход элемента И 3.1, вызывая его срабатывание, и на третий вход элемента И 2,1, что также приводит к его срабатыванию. Единичные потенциалы с выходов элементов И 3.1 и 2. 1 поступают соответственно на первый и второй входы |6 и 17 блока 6.1 и вызывают его срабатывание. Единичный потенциал с выхода блока 6.V. поступает на вход элемента ИЛИ 8.2,а с его выхода - на счетный вход триггера 1.2, что и переводит его в единичное состояние. Устройство скова находится в режиме хранения кода числа 22.

При переходе под действием помехи триггера 1„5 в единичное состояние единичный потенциал с его прямого выхода поступает на первый вход элемен

Q

5

o

5 о

„

5

5

6456

та И 3.5, второй вход элемента И 2.5, третий вход элемента И 3,3 и вызывает их срабатывание, единичные потенциалы , выходов чгих элементов поступают соответственно на третий, первый и второй входы 23, 21 и 22 блока 7.5, что приводит к его срабатыванию. Единичный потенциал с выхода блока 7.5 через элемент ИЛИ 8.5 переводит триггер 1,5 в нулевое состояние. Устройство снова находится в режиме хранения кода числа 22.

Таким образом, устройство исправляет часть однократных ошибок, приводящих к появлению в кодовых комбинациях пакетного t-кода групп видов ... 1C , . , и ,.,010... ОДПОХР.Г кио олиб- кп, ппводящие к появ. .e--;;i.i руш: видов . . .О 110,.. и ...111...,обнаруживаются vc iponcTBOM без их исправления. ,|.л;ер, при переходе под действием синбкп в нулевое состояние триггера 1.1 единичный потенциал с его инверсного выхода поступает на первый вход элемента И 5.2 и вызывает его срабатывание. Единичный потенциал с Bbixo u. элемента Н 5,2 поступает на cooiвjiствующнй выход группы 10 уст- ролсгва, свидетельствуя о сбое типа перехода 1 в О, и через элемент 11ЛИ 11 устанавливается на контрольном выходе 15 устройства. Если под действием помехи в единичное состояние переходит триггер 1,4 или 1.6, то в результате срабатывания соответственно элемента И 4.1 или 4.6 единичный потенциал поступает на соответствующий выход группы 9 устройства, сигнализируя о сбое типа перехода О в 1, и через элемент ИЛИ 11 устанавливается на контрольном выходе 15 устройства.

Если в рассматриваемом пакетном коде числа 22 под действием помех в нулевое состояние переходят триггеры 1.2 и 1.8, то единичные потенциалы с их инверсных выходов поступают на первые входы элементов И 2,3, 2.9, вторые входы элементов И 3.1 и 3.7, третьи входы элементов И 2.1, 2.7 и вызывают их срабатывание, что приводит к появлению единичных потенциалов на входах 16 - 18 блоков 6.1 и 6.7, входах 21 и 23 блока 7,1, входах 21 и 22 блока 7.3, входах 21 и 23 блока 7.7, входах 21 и 22 блока 7.9 и срабатыванию блоков 6.1 и 6.7. Единичные потенциалы с выходов блоков 6,1 и 6.7 через элементы ИЛИ 8.2 и 8.8 переводят триггеры 1.2 и 1.8 в единичное состояние, исходная кодовая комбинация восстанавливается.

Если под действием помех триггер 1.3 переходит в нулевое, а триггер . , 1.6 в единичное состояние и кодовая комбинация принимает вид 111100011,

ошибок, оно содержит (t+1)-K группу элементов И, с второго по (t-l)-ft элементы И, две группы блоков испра пения ошибок и группу элементов ИЛИ причем выходы элементов И (t+1)-ft группы соединены соответственно с

входами с n-t+ L(n-p+1) -И -го по

г-ч

это приводит к появлению дополнитель-JQ Ј2n-t+ 5 (п-р+1)-2j-й элемента ИЛИ

ных единичных потенциалов на третьем входе элемента И 5.1 и первом входе элемента И 4.6 и срабатыванию этих элементов И, после чего единичные потенциалы поступают соответственно на $ выходы групп 10 и 9 устройства и соответствующие входы элемента ИЛИ 11; на контрольном выходе 15 устройства

являются соответственно выходами с (n-t+2)-ro no (2n-t)-ft фиксации мес та ошибки второй группы устройства выходы элементов ИЛИ группы соедине ны со счетными входами соответствую щих триггеров группы, выходы элемен тов И второй группы и первого элеме та И соединены соответственно с вых дами с (n-t-M)-ro no f2(n-t)

появляется сигнал ошибки.

Формула изобретения

20 фиксации места ошибки первой группы устройства, выходы первого элемента И и элементов И второй группы соединены соответственно с первыми входами блока исправления ошибок второй

группы, выходы элементов И (t+1)-ft группы соединены с первыми входами соответствующих блоков исправления ошибок первой группы, вторые входы которых соединены соответственно с

группы, выход с-го (...п-1) элемента И второй группы соединен с третьим входом (с-1)-го блока исправлеИЛИ, прямой выход j-ro триггера группы соединен с первым входом (j-t)-ro элемента И (...n; ,2,1,...; n - разность кода) первой группы, прямой выход 1-го триггера группы (...п) соединен с k-м входом (k 2...t+1) (i+k-t-1)-ro элемента И первой группы и с h-м входом (... p)(i-h+1)-ro элемента И р-й группы (...t), инверсный выход 1-го триггера группы соединен с первым входом 1-го элемента И р-й группы и с (р+ + 1)-м входом (i-p)-ro элемента И р-й группы, выходы элементов И с первой по t-ю групп соединены соответственно с входами с первого по (n-t+

+ /(п-р+1)-й элемента ИЛИ, выходы

элементов И первой группы являются соответствующими выходами фиксации места ошибки первой группы устройст- ва, выходы элементов И t-й группы являются соответствующими выходами фиксации места ошибки второй группы уст- Ройства, отличающееся тем,

что, с целью расширения функциональных возможностей за счет исправления

гл

ошибок, оно содержит (t+1)-K группу элементов И, с второго по (t-l)-ft элементы И, две группы блоков исправ- пения ошибок и группу элементов ИЛИ, причем выходы элементов И (t+1)-ft группы соединены соответственно с

входами с n-t+ L(n-p+1) -И -го по

г-ч

Ј2n-t+ 5 (п-р+1)-2j-й элемента ИЛИ

являются соответственно выходами с (n-t+2)-ro no (2n-t)-ft фиксации места ошибки второй группы устройства, выходы элементов ИЛИ группы соединены со счетными входами соответствующих триггеров группы, выходы элементов И второй группы и первого элемента И соединены соответственно с выходами с (n-t-M)-ro no f2(n-t)

фиксации места ошибки первой группы устройства, выходы первого элемента И и элементов И второй группы соединены соответственно с первыми входами блока исправления ошибок второй

группы, выходы элементов И (t+1)-ft группы соединены с первыми входами соответствующих блоков исправления ошибок первой группы, вторые входы которых соединены соответственно с

ВЫХОдами первого элемента И и элемен- тов и с первого по ()й второй

ВЫХОдами первого элемента И и элемен- тов и с первого по ()й второй

группы, выход с-го (...п-1) элемента И второй группы соединен с третьим входом (с-1)-го блока исправления ошибок первой группы, прямой вы-, ход b-го триггера группы (...n-2) соединен с первым входом b-го элемента И (t+1)-u группы, инверсный выход s-ro триггера группы (...n-1)

соединен с вторым входом (s-1)-ro

элемента И (t+1)-ft группы, прямой выход (Ь+2)-го триггера группы соединен с третьим входом b-го элемента И (t+0-й группы, выход b-го элемента И которой соединен с вторым входом (Ъ+2)-го и с третьим входом Ь-го блоков исправления ошибок второй группы, первые входы элементов ИЛИ группы являются группой информационных входов устройства, выходы блоков исправления ошибок второй группы соединены с вторыми входами соответствующих элементов ИЛИ группы, выход Ъ-го блока исправления ошибок первой

(Ь+1)-го элемента ИЛИ группы, прямой выход (р-1)-го триггера группы соединен с (р-1)-м входом а-го а (р-1).«.t-1J элемента И, инверсный

выхо д р-ro триггера группы соединен

с р-м входом (р-1)-го элемента И,

i

выходы элементов И с первого по

(t-1)-ft соединены соответственно с

- 1 входами с .n-t+ L-(n-рИ)-11-го по

t f-i )2п+ Ј(п-р+1)-з.-й элемента ИЛИ, вР-йход (t-1)-ro элемента И соединен с

(2n-t+1)-M выходом фиксации места ошибки второй группы устройства.

Фиг.2

0

пы соединены соответственно с первым входом элемента И с первым и вторым входами элемента ИЛИ и с выходом элемента И, второй вход которого соединен с выходом элемента ИЛИ.

3. Устройство по п. 1, отличающееся тем, что блок исправления ошибок второй группы содержит элемент И и элемент РАВНОЗНАЧНОСТЬ, причем с первого по третий входы и выход блока исправления ошибок второй группы соединены соответственно с первым входом элемента И, с первым и вторым входами элемента РАВНОЗНАЧНОСТЬ и с выходом элемента И, второй вход которого соединен с выходом элемента РАВНОЗНАЧНОСТЬ/