ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ Российский патент 1995 года по МПК H03B19/00 

Изобретение относится к импульсной технике, в частности к технике прямого цифрового синтеза частот и сигналов, и может быть использовано в системах электронной техники, в которых применяются многочастотные сигналы с постоянным или изменяющимся спектральным составом.

Известен цифровой синтезатор частот, содержащий последовательно соединенные накопитель кодов, сумматор, постоянное запоминающее устройство, цифроаналоговый преобразователь (ЦАП) и фильтр нижних частот, выход которого является выходом синтезатора, а также опорный генератор, выход которого подключен к входу синхронизации накопителя кодов, причем первый вход сумматора подключен к шине кода формирования фазоманипулированного сигнала, а информационный вход накопителя кодов - к шине кода установки частоты.

Однако данный синтезатор не обеспечивает формирование многочастотного выходного сигнала с оперативным изменением его спектрального состава.

Наиболее близким к предлагаемому является цифровой синтезатор частот прямого действия, содержащий образцовый генератор, преобразователь кода, ЦАП, фильтр нижних частот, выход которого подключен к шине выходного сигнала синтезатора, N цифровых интеграторов, информационные входы которых соединены с N шинами кодов синтезируемых частот, мультиплексор, N информационных входов которого соединены с выходами соответствующих цифровых интеграторов, а выход - с входом преобразователя кодов, накапливающий сумматор, информационный вход которого соединен с выходом преобразователя кодов, а выход - с информационным входом ЦАП, а также блок синхронизации, вход которого соединен с выходом образцового генератора, первая группа выходов соединена с входом тактирования каждого цифрового интегратора и ЦАП, вторая группа выходов соединена с адресным входом мультиплексора, а третья группа выходов соединена с входами тактирования, мультиплексора и преобразователя кода, а также с входами тактирования и установки нуля накапливающего сумматора.

Данный цифровой синтезатор частот прямого действия обеспечивает получение многочастотного сигнала с оперативным изменением его спектрального состава. При этом в состав выходного сигнала могут включаться моногармоники из диапазона F_min - F_max работы синтезатора в любом наборе, частоты отдельных составляющих которых можно менять независимо друг от друга посредством изменения управляющих кодов.

Однако данный цифровой синтезатор частот прямого действия имеет низкую частоту дискретизации f_д, которая зависит от времени занесения кода а накапливающий сумматор Δt₅, т.е. от быстродействия последнего, а частота дискретизации согласно теореме В. А. Котельникова определяет максимальную синтезируемую частоту синтезатора F_max ≅ f_д/2. Кроме того, частота дискретизации данного синтезатора, как это следует из формулы f_д = f_o/N+1, где f_o - частота следования импульсов на выходе образцового генератора; N - количество частот в выходном сигнале синтезатора, уменьшается с ростом N. Таким образом, недостатком данного синтезатора является ограниченный со стороны высоких частот F_max диапазон синтезируемых колебаний.

Целью изобретения является расширение диапазона синтезируемых колебаний в сторону высоких частот при обеспечении независимости максимальной синтезируемой частоты синтезатора от количества частот в формируемом многочастотном сигнале.

Цель достигается тем, что в цифровой синтезатор частот, содержащий опорный генератор, N цифровых интеграторов, преобразователь кода, последовательно соединенные ЦАП и фильтр нижних частот, причем тактовый вход ЦАП соединен с тактовыми входами N цифровых интеграторов, информационные входы которых являются кодовыми шинами задания синтезируемых частот, введены N-1 дополнительных преобразователей кода и сумматор кодов с N информационными входами, при этом выход опорного генератора соединен с тактовыми входами ЦАП и сумматора кодов, выход которого соединен с информационным входом ЦАП, выходы преобразователя кодов и N - 1 дополнительных преобразователей кодов подсоединены к соответствующим информационным входам сумматора кодов с N информационными входами, входы преобразователей кодов и N-1 дополнительных преобразователей кодов подключены к выходам соответствующих цифровых интеграторов.

Сумматор кодов с N информационными входами выполнен в виде log₂ N суммирующих блоков, каждый из которых выполнен на N/2^r сумматорах и N/2^r регистрах памяти, где r - номер суммирующего блока, при этом первый и второй входы сумматоров первого суммирующего блока являются соответствующими из N информационных входов сумматора кодов с N информационными входами, выход каждого из сумматоров в каждом из суммирующих блоков подключен к входу соответствущего регистра памяти, выход каждого из регистров памяти с нечетным номером r-го суммирующего блока соединен с первым входом соответствующего сумматора (r+1)-го суммирующего блока, выход каждого из регистров памяти с четным номером r-го суммирующего блока соединен с вторым входом соответствующего сумматора (r+1)-го суммирующего блока, тактовые входы всех регистров памяти всех суммирующих блоков объединены и являются тактовым входом сумматора кодов с N информационными входами, выходом которого является выход регистра памяти (log₂ N)-го суммирующего блока.

Кроме того, каждый из N цифровых интеграторов содержит последовательно соединенные умножитель кода, первый сумматор, первый регистр памяти, второй регистр памяти, мультиплексор, блок синхронизации, Р каналов, каждый из которых выполнен в виде последовательно соединенных корректора кода, сумматора и регистра памяти, выход которого подключен к соответствующему информационному входу мультиплексора, при этом входы умножителя кода и корректоров кода Р каналов объединены и являются информационным входом цифрового интегратора, другой вход первого сумматора объединен с другими входами сумматоров Р каналов и подключен к выходу первого регистра памяти, тактовые входы первого и второго регистров памяти и регистров памяти Р каналов объединены и подключены к первому выходу блока синхронизации, второй и третий выходы которого соединены соответственно с первым и вторым управляющими входами мультиплексора, выход которого является выходом цифрового интегратора, а тактовый вход блока синхронизации является входом тактирующего сигнала цифрового интегратора.

Сопоставительный анализ с прототипом показывает, что заявляемый синтезатор отличается наличием новых блоков: N-1 - дополнительных преобразователей кода, сумматора кодов с N информационными входами и их связями с остальными элементами схемы. Таким образом, заявляемый синтезатор соответствует критерию изобретения "новизна".

Сравнение заявляемого решения с другими техническими решениями показывает, что преобразователи кода и сумматоры кодов широко известны. Однако при их введении в указанной связи с остальными элементами схемы в заявляемый цифровой синтезатор частот они проявляют новые свойства, что приводит к расширению диапазона синтезируемых колебаний в сторону высоких частот при обеспечении независимости максимальной синтезируемой частоты синтезатора от количества частот в формируемом многочастотном сигнале. Это позволяет сделать вывод о соответствии технического решения критерию "существенные отличия".

На фиг. 1 представлена структурная электрическая схема цифрового синтезатора частот; на фиг. 2 - структурная электрическая схема сумматора кодов с N информационными входами; на фиг. 3 - структурная электрическая схема цифрового интегратора.

Цифровой синтезатор частот (фиг. 1) содержит шины 1-1, 1-2, ..., 1-N кодов синтезируемых частот, цифровые интеграторы 2-1,2-2,...,2-N, опорный генератор 3, преобразователи 4-1, 4-2, ..., 4-N кода, сумматор 5 кодов с N информационными входами, ЦАП 6, фильтр 7 нижних частот и шину 8 выходного сигнала. Выход опорного генератора 3 соединен с тактовыми входами ЦАП 6, сумматора 5 кодов с N информационными входами и тактовыми входами N цифровых интеграторов 2-1, 2-2, ..., 2-N, информационные входы которых являются кодовыми шинами 1-1, 1-2, ..., 1-N задания синтезируемых частот, а выходы соединены с входами соответствующих преобразователей 4-1, 4-2, ..., 4-N кода. Выходы последних подсоединены к соответствующим информационным входам сумматора 5 кодов с N информационными входами, выход которого соединен с информационным входом ЦАП 6. Выход ЦАП соединен с входом фильтра 7 нижних частот, выход которого является выходной шиной 8 цифрового синтезатора частот.

Сумматор 5 кодов с N информационными входами (фиг. 2) выполнен в виде log₂ N суммирующих блоков, каждый из которых выполнен на N/2^r сумматорах 9 и N/2^r регистрах 10 памяти, где r - номер суммирующего блока. Первый и второй входы сумматоров 9 первого суммирующего блока являются соответствующими из N информационных входов сумматора 5 кодов с N информационными входами, выход каждого из сумматоров 9 в каждом из суммирующих блоков подключен к входу соответствующего регистра 10 памяти. Выход каждого из регистров памяти с нечетным номером r-го суммирующего блока соединен с первым входом соответствующего сумматора 9 (r+1)-го суммирующего блока, выход каждого из регистров памяти с четным номером r-го суммирующего блока соединен с вторым входом соответствующего сумматора 9 (r+1)-го суммирующего блока. Тактовые входы всех регистров 10 памяти всех суммирующих блоков объединены и являются тактовым входом сумматора 5 кодов с N информационными входами, выходом которого является выход регистра памяти (log₂ N)-го суммирующего блока.

Каждый из N цифровых интеграторов 2 (фиг. 3) содержит последовательно соединенные умножитель 14 кода, первый сумматор 11, первый регистр 12 памяти, второй регистр 13 памяти и мультиплексор 17, блок 18 синхронизации, Р каналов, каждый из которых выполнен в виде последовательно соединенных корректоров 15 кода, сумматора 16 и регистра 19 памяти, выход которого подключен к соответствующему информационному входу мультиплексора 17. Входы умножителя 14 кода и корректоров 15-1, 15-2, ..., 15-Р кода Р каналов объединены и являются информационным входом цифрового интегратора 2. Другой вход первого сумматора 11 объединен с другими входами сумматоров 16-1, 16-2, ..., 16-Р Р каналов и подключен к выходу первого регистра 12 памяти. Тактовые входы первого 12 и второго 13 регистров памяти и регистров 19-1, 19-2, . .., 19-Р памяти Р каналов объединены и подключены к первому выходу блока 18 синхронизации, второй и третий выходы которого соединены соответственно с первым и вторым управляющими входами мультиплексора 17. Выход мультиплексора является выходом цифрового интегратора 2, а тактовый вход блока 18 синхронизации - входом тактирующего сигнала цифрового интегратора.

Количество цифровых интеграторов 2-1, 2-2, ..., 2-N равно наибольшему числу спектральных линий в синтезируемом многочастотном сигнале.

Принцип действия цифрового синтезатора частот основан на одновременном вычислении кодов выборок N колебаний заданных частот и последующем формировании суммарного многочастотного сигнала.

Синтезатор работает следующим образом.

Сигнал на шине 8 выходного сигнала синтезатора U(t)_вых представляет собой сумму гармонических функций, например синусоид единичной амплитуды:
U(t)_вых= U_i(t)i = sin(2πF_i·t+ϕ_i) (1) где t - текущее время, соответствующее моментам nT_o (n = 0, 1, 2, ...);
i = i = - номер функции;
F_i и ϕ_i - соответственно синтезируемая частота и начальная фаза i-й функции.

Частоты F_i произвольны, не связаны какими-либо соотношениями и задаются на шинах 1-1, 1-2, ..., 1-N кодов синтезируемых частот F₁, F₂, ..., F_N.

Цифровые интеграторы 2-1, 2-2, ..., 2-N по тактовым импульсам, поступающим от опорного генератора 3 с частотой дискретизации f_o, формируют на своих выходах коды, соответствующие текущей фазе синусоидального колебания, в дискретные моменты времени согласно выражению
Φ_i = 2 πF_i^. t + ϕ_i, (2) где F_i = K_i^. f_o/R, где K_i - код синтезируемой частоты;
R - параметр (емкость) цифрового интегратора.

Пpеобразователи 4-1, 4-2, ..., 4-N кода преобразуют коды текущей фазы Φ_i(nT_o) в коды выборок синусоиды sin[ Φ_i(nT_o)]. Сумматор 5 кодов в каждый тактовый момент времени nT_o вычисляет сумму кодов выборок N синусоид и формирует на выходе коды К(nT_o), соответствующие выборкам суммарного сигнала в данные моменты времени. Сигнал на выходе ЦAП 6 представляет собой ступенчатопостоянную аппроксимацию функции U(t)_вых с периодом дискретизации Т_о. Фильтр 7 нижних частот отделяет побочные компоненты спектра, связанные с дискретизацией.

Для возможности фильтрации значения f_o = 1/T_o и F_max выбираются в соответствии с теоремой В.А.Котельникова:
f_o ≥ 2F_max , (3) где f_o и F_max - соответственно частота дискретизации и наибольшая частота из диапазона синтезируемых частот.

Сумматор 5 кодов с N информационными входами выполнен по каскадной схеме (фиг. 2) с возможностью хранения промежуточных (частичных) сумм в регистрах 10 памяти. Разрядность сумматоров 9 и регистров 10 памяти определяется разрядностью суммируемых кодов. Линейка сумматоров 9 первого суммирующего блока осуществляет попарное сложение кодов выборок отдельных синусоид в каждый тактовый момент времени nT_o, линейка сумматоров 9 второго суммирующего блока осуществляет попарное сложение сумм, полученных в первом суммирующем блоке, который в этот тактовый момент времени формирует частичные суммы для новых значений кодов выборок синусоид, линейка сумматоров 9 третьего суммирующего блока осуществляет попарное сложение сумм, полученных во втором суммирующем блоке и т.д. до получения одного суммарного кода.

В результате такой конструкции сумматора 5 кодов время суммирования (t_с) синтезатора определяется временем задержки срабатывания сумматора 9 (t_s) и временем записи информации в регистры 10 (t_р) любой одной линейки и не зависит от числа суммирующих линеек t_c = t_s + t_р.

Принцип действия цифрового интегратора 2 (фиг. 3) основан на одновременном формировании Р+1 кодов точек отсчета фазы синтезируемого колебания, дискретно сдвинутых относительно друг друга на определенную величину, с последующим выбором кодов данных точек в определенной последовательности для получения требуемой формы выходного колебания.

Цифровой интегратор 2 (фиг. 3) работает следующим образом.

На шине 1 кода синтезируемых частот устанавливается кодированное значение синтезируемой частоты К. Этот код поступает на вход умножителя 14 кода, на выходе которого формируется код числа, равный К(Р+1), где Р - число каналов цифрового интегратора 2. При числе каналов, равном 2^х (х = 1, 2, 2, .. .), умножитель 14 кода представляет собой регистр сдвига, который выполняет операции сдвига кода К на х разрядов в сторону увеличения кода. Соединенные в кольцо первый сумматор 11 и первый регистр 12 памяти с тактовой частотой f_т = f_o/Р+1, где f_o - частота тактирования цифрового интегратора 2, осуществляют накопление кода К(Р+1), в результате чего на выходе первого регистра 12 памяти в каждый тактовый момент времени t_т = gТ_т = g/f_т, где g = 0, 1, 2, ... - целые числа, формируется код числа, которое пропорционально фазе синтезируемого колебания. Код К установки частоты одновременно поступает на входы Р корректоров 15-1, 15-2, ..., 15-Р кода, которые выполняют операцию умножения кода К установки частоты на постоянный коэффициент, равный Р, в результате чего на их выходах образуются коды чисел, равные по каждому каналу соответственно К, 2К, ..., РК, которые во вторых сумматорах 16-1, 16-2, ..., 16-Р добавляются к выходному коду фазы первого регистра 12 памяти. При этом на выходе вторых сумматоров 16-1, 16-2, ..., 16-Р в тактовые моменты времени t_т формируются Р кодов чисел, пропорциональных фазе синтезируемого колебания, но смещенных относительно выходного кода первого регистра 12 памяти соответственно на К, 2К, ..., РК. Выходы первого регистра 12 памяти и выходы Р вторых сумматоров 16-1, 16-2, ..., 16-Р подключены соответственно к информационным входам регистров 13, 19-1, 19-2, ..., 19-Р памяти, которые по тактовым импульсам с частотой f_т = f_o/Р+1 переписывают информацию с входа на выход и далее на соответствующие информационные входы мультиплексора 17 из Р+1 в один. Мультиплексор 17 с частотой синхронизации f_o в последовательности, задаваемой блоком 18 синхронизации, пропускает на выход входные коды таким образом, что за время Т_т = (Р+1) ^. Т_о на его выходе формируется последовательность кодов чисел, соответствующая Р+1 фазовым точкам синтезируемого колебания: 0, К, 2К, ..., РК в первый такт, (Р+1)К, (Р+2)К, (Р+3)К, . .., 2РК во второй такт, (2Р+1)К, (2Р+2)К, (2Р+3)К, ..., 3РК в третий такт работы регистров и т.д, т.е. на выходе мультиплексора 17 в каждый тактовый момент времени t_o = nT_o (n =1, 2, ...) работы цифрового интегратора 2 происходит изменение кода фазы выходного сигнала на величину, равную коду К частоты, в то время как на выходах первого регистра 12 памяти и регистров 13, 19-1, 19-2, ..., 19-Р памяти информация меняется на величину (Р+1)К и только в моменты времени t_т =jТ_т (j = 1, 2,...), Т_т = Т_о.(Р+1).

Корректор кода, выполняющий умножение кода частоты на постоянный коэффициент, может быть реализован на регистрах сдвига и сумматорах, причем для первого канала (Р=1) постоянный коэффициент равен единице и корректор кода отсутствует, для второго канала (Р=2) коэффициент равен двум и корректор кода представляет собой регистр сдвига входного кода на один разряд в сторону увеличения, для третьего канала (Р=3) коэффициент равен трем и корректор кода представляет собой двухвходовый К-разрядный сумматор, где К - число двоичных разрядов входного кода К=2^k и т.д.

В результате новой конструкции цифрового интегратора удалось уменьшить время срабатывания основного времязадающего узла цифрового синтезатора - цифрового интегратора, так как в предлагаемом интеграторе на частоте f_o работает только мультиплексор, а тактовая частота всех остальных элементов схемы в Р+1 раз ниже тактовой частоты синтезатора и равна f_o/Р+1, что позволяет дополнительно повысить максимальную синтезируемую частоту предлагаемого синтезатора по сравнению с прототипом.

Эффективность предложенного цифрового синтезатора частот по сравнению с прототипом, состоит в следующем.

В прототипе частота следования импульсов на выходе опорного генератора выбирается из условия
f_o = 1/t_max, (4) при этом t_max > Δt₅, где Δt₅ - время занесения кода в накапливающий сумматор 5 прототипа.

При этом частота дискретизации прототипа определяется выражением
f_д = 1/T_д = f_o/N+1, (5) где Т_д - период дискретизации;
N - количество частот в формируемом сигнале.

Как следует из выражений (4) и (5) частота дискретизации прототипа и максимальная (F_max) синтезируемая частота предлагаемого синтезатора, которая в соответствии с теоремой Котельникова В.А. равна F_max ≅ f_o/2, во-первых, ограничены временем занесения кода в накапливающий сумматор 5 (Δt₅), во-вторых, зависит от количества частот N в формируемом сигнале.

В предложенном синтезаторе, принцип действия которого основан на одновременном формировании кодов выборок всех N колебаний заданных частот и последующем формировании суммарного многочастотного сигнала, накапливающий сумматор 5 отсутствует. Тактовая частота (частота дискректизации) определяется только быстродействием входящих в его состав функциональных узлов, не зависит от количества частот в формируемом сигнале и определяется выражением
f_д = f_o = 1/t_max, (6) где t_max - наибольшее время срабатывания одного из функциональных узлов синтезатора (например, введенного сумматора 5 кодов с N информационными входами).

Пусть t_max предлагаемого синтезатора равно времени занесения кода Δt₅ устройства-прототипа: t_max = Δt₅, тогда из выражения (6) следует, что максимальная синтезируемая частота F_max предлагаемого синтезатора, во-первых, в N+1 раз выше, чем устройства-прототипа, и, во-вторых, не зависит от количества частот в формируемом многочастотном сигнале.

Сумматор 5 кодов с N информационными входами выполнен по каскадной схеме с возможностью хранения промежуточных (частичных) сумм в регистрах памяти. В результате такой конструкции сумматора кодов его время срабатывания (t_c) равно сумме времени задержки сумматора (t_s) и времени записи информации в регистр памяти (t_р) одного суммирующего блока и не зависит от числа суммирующих блоков. Время срабатывания накапливающего сумматора 5 устройства-прототипа, который реализуется, как правило, в виде соединенных в кольцо сумматора и регистра памяти, равно сумме времен задержки срабатываний сумматора и регистра памяти. Так как разрядность сумматоров и регистров сумматора кодов обычно меньше разрядности тех же элементов накапливающего сумматора устройства-прототипа, то время срабатывания (t_с) сумматора кодов с N информационными входами предлагаемого синтезатора меньше или равно Δt₅ накапливающего сумматора устройства-прототипа (t_c < Δt₅).

В результате новой конструкции цифрового интегратора удалось уменьшить время срабатывания основного времязадающего узла цифрового синтезатора - цифрового интегратора, так как в предлагаемом интеграторе на частоте f_o работает только мультиплексор, а тактовая частота всех остальных элементов схемы в Р+1 раз ниже тактовой частоты синтезатора и равна f_o/Р+1.

Предложенный цифровой синтезатор частот имеет существенные отличия от устройства-прототипа как по составу и конструкции блоков, связям, так и по быстродействию, которое возросло в N+1 раз и не зависит от количества частот в формируемом сигнале.

Использование: в импульсной технике, в формирователях многочастотных сигналов с постоянным или изменяющимся спектральным составом. Сущность изобретения: цифровой синтезатор частот содержит шины 1-1, 1-2, ..., 1-N кодов синтезируемых частот, цифровые интеграторы 2-1, 2-2,..., 2-N, опорный генератор 3, преобразователи 4-1, 4-2,..., 4-N кода, сумматор 5 кодов с N информационными входами, цифроаналоговый преобразователь 6, фильтр 7 нижних частот и шину 8 выходного сигнала и позволяет расширить частотный диапазон выходных сигналов в сторону высоких частот при обеспечении независимости максимальной синтезируемой частоты от количества частот в выходном многочастотном сигнале. 2 з.п. ф-лы, 3 ил.

1. ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ, содержащий опорный генератор, N цифровых интеграторов, преобразователь кода, последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, при этом тактовый вход цифроаналогового преобразователя соединен с тактовыми входами N цифровых интеграторов, информационные входы которых являются кодовыми сигналами задания синтезируемых частот, отличающийся тем, что, с целью расширения частотного диапазона выходных сигналов в сторону высоких частот при обеспечении независимости максимальной синтезируемой частоты от количества частот в выходном многочастотном сигнале, в него введены N-1 дополнительных преобразователей кода и сумматор кодов с N информационными входами, при этом выход опорного генератора соединен с тактовыми входами цифроаналогового преобразователя и сумматора кодов, выход которого соединен с информационным входом цифроаналогового преобразователя, выходы преобразователя кодов и N - 1 дополнительных преобразователей кодов подсоединены к соответствующим информационным входам сумматора кодов с N информационными входами, входы преобразователя кодов и N-1 дополнительных преобразователей кодов подключены к выходам соответствующих цифровых интеграторов. 2. Синтезатор частот по п.1, отличающийся тем, что сумматор кодов с N информационными входами выполнен в виде log₂N суммирующих блоков, каждый из которых выполнен на N/2^r сумматорах и N/2^r регистрах памяти, где r - номер суммирующего блока, при этом первый и второй входы сумматоров первого суммирующего блока являются соответствующими из N информационных входов сумматора кодов с N информационными входами, выход каждого из сумматоров в каждом из суммирующих блоков подключен к входу соответствующего регистра памяти, выход каждого из регистров памяти с нечетным номером r-го суммирующего блока соединен с первым входом соответствующего сумматора (r+1)-го суммирующего блока, выход каждого из регистров памяти с четным номером r-го суммирующего блока соединен с вторым входом соответствующего сумматора (r+1)-го суммирующего блока, тактовые входы всех регистров памяти всех суммирующих блоков объединены и являются тактовым входом сумматора кодов с N информационными входами, выходом которого является выход регистра памяти (log₂N)-го суммирующего блока. 3. Синтезатор частот по пп.1 и 2, отличающийся тем, что каждый из N цифровых интеграторов содержит последовательно соединенные умножитель кода, первый сумматор, первый регистр памяти, второй регистр памяти и мультиплексор, блок синхронизации, P каналов, каждый из которых выполнен в виде последовательно соединенных корректора кода, сумматора и регистра памяти, выход которого подключен к соответствующему информационному входу мультиплексора, при этом входы умножителя кода и корректоров кода P каналов объединены и являются информационным входом цифрового интегратора, другой вход сумматора объединен с другими входами сумматоров P каналов и подключен к выходу первого регистра памяти, тактовые входы первого и второго регистров памяти и регистров памяти P каналов объединены и подключены к первому выходу блока синхронизации, второй и третий выходы которого соединены соответственно с первым и вторым управляющими входами мультиплексора, выход которого является выходом цифрового интегратора, а тактовый вход блока синхронизации является входом тактирующего сигнала цифрового интегратора.