ДЕКОДЕР Российский патент 1997 года по МПК H03M5/12 

Изобретение относится к технике связи и может использоваться при разработке систем передачи данных и другой цифровой информации.

Известны так называемые двухинтервальные канальные коды, формирование которых осуществляется с использованием только двух временных интервалов: τ и τ/2, где τ длительность единичного сигнала данных, равная тактовому интервалу.

Известно устройство декодирования двухинтервальных канальных кодов [1] в котором осуществлено декодирование и прием биимпульсного кода.

Известно устройство декодирования фазоманипулированного манчестерского кода [2] выбранного в качестве прототипа. Недостатком прототипа является его недостаточно широкие функциональные возможности, не позволяющие декодировать биимпульсные и частотноманипулированные коды.

Техническим результатом данного изобретения является расширение функциональных возможностей декодера обеспечение декодирования фазоманипулированного, биимпульсного и частотноманипулированного канальных кодов и упрощение устройства за счет использования одного декодера для декодирования нескольких двух интервальных кодов и в обеспечении оперативности изменения алгоритмов декодирования при совместной работе вновь разрабатываемых систем с находящимися на эксплуатации системами, использующими различные двухинтервальные коды.

Для достижения указанного технического результата в декодер, содержащий первый и второй D-триггеры, первый элемент И, элемент задержки и элемент НЕ, выход которого соединен со входом синхронизации второго D-триггера, вход установки в нуль которого соединен со входом установки в нуль первого D-триггера и со входом элемента задержки, вход которого подключен к выходу первого элемента И, инверсный выход каждого D-триггера подключен к информационному входу другого D-триггера и к соответствующему входу первого элемента И, вход элемента НЕ объединен со входом синхронизации первого D-триггера и является информационным входом устройства, дополнительно введены сумматор по модулю два, элемент равнозначности, второй элемент И и регистр сдвига, выход первого разряда которого соединен с первым входом элемента равнозначности, выход которого является информационным выходом устройства, выход второго разряда регистра сдвига подключен к первому входу второго элемента И, выход которого соединен со вторым входом элемента равнозначности, выход сумматора по модулю два подключен ко входу синхронизации регистра сдвига и является выходом синхронизации устройства, информационный вход регистра сдвига соединен с информационным входом устройства, первый вход сумматора по модулю два подключен к выходу элемента задержки, а вторые входы сумматора по модулю два и второго элемента И являются входами управления устройства.

На фиг. 1 приведена функциональная схема декодера; на фиг. 2 временные диаграммы декодирования устройства фазоманипулированного (манчестерского) кода; на фиг. 3 временные диаграммы декодирования кода, на фиг. 4 - временные диаграммы декодирования частотноманипулированного кода.

Декодер содержит первый и второй D-триггеры 1 и 2, сумматор по модулю два 3, элемент НЕ4, первый элемент И 5, элемент задержки 6, регистр сдвига 7, второй элемент И 8, элемент равнозначности 9.

Выход элемента НЕ соединен со входом синхронизации второго D-триггера 2, вход установки в нуль которого соединен со входом установки в нуль первого D-триггера 1 и с выходом элемента задержки 6, вход которого подключен к выходу первого элемента И 5, инверсный выход каждого D-триггера подключен к информационному входу другого D-триггера и к соответствующему входу первого элемента И 5, вход элемента НЕ 4 объединен со входом синхронизации первого D-триггера 1 и соединен с информационным входом "Вх 1" устройства. Выход первого разряда регистра сдвига 7 соединен с первым входом элемента равнозначности 9, выход которого соединен с информационным выходом "Вых 1" устройства. Выход второго разряда регистра сдвига 7 подключен к первому входу второго элемента И 8, выход которого соединен со вторым входом элемента равнозначности 9. Выход сумматора по модулю два 3 подключен ко входу синхронизации регистра сдвига 7 и к выходу синхронизации "Вых 2" устройства.

Информационный вход регистра сдвига 7 соединен с информационным входом "Вх 1" устройства. Первый вход сумматора по модулю два 3 подключен к выходу элемента задержки 6, а вторые входы сумматора по модулю два 3 и второго элемента И 8 подключены соответственно ко входам "Вх 2" и "Вх 3" управления устройства.

Принцип работы декодера заключается в следующем.

В зависимости от декодируемого канального кода на входы управления "Вх 2" и "Вх 3" устройства подаются сигналы в соответствии с таблицей.

Последовательность импульсов, подлежащая декодированию, поступает со входа "Вх 1" декодера на C-вход первого D-триггера 1, на информационный вход регистра сдвига 7 и через элемент НЕ 4 на C-вход второго D-триггера 2. Работа D-триггеров 1 и 2 проходит под управлением выходных сигналов D-триггеров 2 и 1 и импульсов обнуления с выхода элемента задержки 6. Импульсы низкого уровня с инверсных выходов D-триггеров 1 и 2 поступают на входы элемента И 5, осуществляющего логическое сложение импульсов низкого уровня и выдающего на вход элемента 6 задержки последовательность синхроимпульсов, задние фронты которых расположены в центре тактового интервала Т. Элемент 6 задержки осуществляет сдвиг импульсов на величину задержки t при этом

где
τ_n длительность импульсов низкого уровня на выходе элемента И 5. Этим обеспечивается перекрытие зон начала и конца тактового интервала, что позволяет использовать последовательность, формируемого на выходе элемента задержки 6 для синхронизации работы регистра сдвига 7. При декодировании фазоманипулированного и биимпульсного кодов на входе управления "Вх 2" имеет место низкий уровень и последовательность выхода элемента задержки 6 поступает на вход синхронизации регистра сдвига 7 и на выход "Вых 2" устройства в прямом виде. При декодировании же частотноманипулированного кода на вход управления "Вх 2" подается высокий уровень и последовательность с выхода элемента задержки 6 поступает на вход синхронизации сдвига 7 и на выход "Вых 2" устройства в инверсном виде. Вход управления "Вх 3" в случае декодирования фазоманипулированного кода обеспечивает отключение с помощью второго элемента И 8 выхода второго разряда регистра сдвига 7 от элемента равнозначности 9 путем подачи низкого уровня напряжения на второй вход элемента И 8. При декодировании двух других канальных кодов на вход управления "Вх 3" подается высокий уровень, чем обеспечивается подключение ко входам элемента равнозначности 9 выходов первого и второго разрядов регистра сдвига 7.

Таким образом, элемент равнозначности 9 при декодировании фазоманипулированного кода реализует функцию НЕ, а при декодировании биимпульсного и частотномодулированного кодов функцию равнозначность. В результате под действием управляющих сигналов, подаваемых на входы "Вх 2" и "Вх 3" устройства, а также последовательности с выхода элемента задержки 6, поступающей на первый вход сумматора по модулю два 3, обеспечивается подача на вход синхронизации регистра сдвига 7 и на элемент равнозначности 9 сигналов в виде, необходимом для декодирования информации.

Сказанное выше подтверждается временными диаграммами декодирования фазоманипулированного, биимпульсного и частотноманипулированного кодов.

Изобретение относится к технике связи и может использоваться в системах передачи данных и другой цифровой информации. Устройство обеспечивает декодирование трех разновидностей двухинтервальных кодов: фазоманипулированного (манчестерского), биимпульсного (фазоразностноманипулированного) и частотноманипулированного. Благодаря универсальности применение декодера позволяет снизить затраты оборудования за счет использования одного декодера вместо трех и обеспечить оперативность изменения алгоритмов декодирования при работе вновь разрабатываемых систем с находящимися на эксплуатации системами, использующими указанные разновидности двухинтервальных кодов. Декодер содержит первый и второй D-детриггеры, сумматор по модулю два, элемент НЕ, первый и второй элементы И, элемент задержки, регистр сдвига и элемент равнозначности. Импульсы последовательности, формируемой на выходе элемента задержки, обеспечивают перекрытие начала и конца каждого тактового интервала, что позволяет с помощью регистра сдвига и элемента равнозначности декодировать информацию. Выбор алгоритма декодирования осуществляется с помощью сумматора по модулю два и элемента И по сигналам управления, подаваемым на входы устройств. Декодированная информация и синфазная с ней тактовая частота выдаются соответственно на первый и второй выходы декодера. 4 ил., 1 табл.

Декодер, содержащий первый и второй D-триггеры, первый элемент И, элемент задержки и элемент НЕ, выход которого соединен с входом синхронизации второго D-триггера, вход установки в нуль которого соединен с входом установки в нуль первого D-триггера и с выходом элемента задержки, вход которого подключен к выходу первого элемента И, инверсный выход каждого D-триггера подключен к информационному входу другого D-триггера и к соответствующему входу первого элемента И, вход элемента НЕ объединен с входом синхронизации первого D-триггера и является информационным входом устройства, отличающийся тем, что в него введены сумматор по модулю два, элемент равнозначности, второй элемент И и регистр сдвига, выход первого разряда которого соединен с первым входом элемента равнозначности, выход которого является информационным выходом устройства, выход второго разряда регистра сдвига подключен к первому входу второго элемента И, выход которого соединен с вторым входом элемента равнозначности, выход сумматора по модулю два подключен к входу синхронизации регистра сдвига и является выходом синхронизации устройства, информационный вход регистра сдвига соединен с информационным входом устройства, первый вход сумматора по модулю два подключен к выходу элемента задержки, а вторые входы сумматора по модулю два и второго элемента И являются входами управления устройства.