Преобразователь биимпульсного двоичного сигнала в бинарный сигнал Советский патент 1985 года по МПК H03M5/12 

1

Изобретение относится к автоматике и вычислительной технике и предназначено для преобразования сипналов в устройствах высокоскоростньгх цифровых линий связи, в частности в волоконно-оптических ли. ниях связи.

Целью изобретения является повышение быстродействия.

На фиг. 1 представлена блок-схема преобразователя биимпульсного двоичного сигнала в.бинарный сигнал; на фиг. 2 - временная диаграмма работы устройства.

Устройство содержит первый детектор 1 перехода, состоящий из первого элемента 2 задержки, второго элемента 3 задержки, инвертора 4 и элемента И-НЕ 5, второй детектор 6 перехода, состоящий из первого инвертора 7, элемента 8 задержки, второго инвертора 9 и- элемента И-НЕ 10} формирователь 11 импульсов запрета, состоящий из элемента И-НЕ 12, элемента задержки и . инвертора 14, элемент И-НЕ 15, элемент 16 задержки, триггер 17, вход 18 и выход 19.

Принцип действия устройства основан на свойстве биимпульсного .(манчестерского) сигнала, которое заключается в том, что каждый временной интервал, соответствующий одному биту передаваемой информации, делится на две равные части, одна из которых имеет значение логической единицы, а другая - значение логического нуля. Изменение сигнала в середине разрядного временного интервала происходит всегда независимо от значения передаваемых сигналов, что позволяет выделить из сигнала импульсы тактовой частоты. Это положение иллюстрируется сигналами, сформированными навыходах элемента 1 задержки и инвертора 7 (фиг. 2а и 28) .

Входной сигнал через элемент 2 задержки, служащий для компенсации задержки сигнала в инверторе7, поступает на первый вход элемента И-НЕ 5 и через элемент 3 задержки

00426

и инвертор 4 - на его второй вход. i Сигнал на выходу инвертора 4 представлен на фиг. 2В . В этом случае, если сигнал на третьем входе 5 элемента И-НЕ 5 соответствует логической единице, при изменении бходного. сигнала от О к 1 на его выходе формируется импульс логического нуля, длительность которого равна времени задержки элемента 3 (фиг. 20 .Время задержки элемента 3 выбирается равным половине разрядноге времени интервала. Детектор 6 перехода работает аналогично и формирует импульс логического нуля при пере

MQ,r

ходе входного сигнала от 1 к

(фиг. 2е). На фиг. 2-2 представлен сигнал, сформированный на выходе инвертора 9.

Импульсы с выходов элементов 5 и 10 поступают на входы формирователя 11 импульсов запрета, а также инвертируются элементом И-НЕ 15 и поступают на тактовый вход триггера 17. На выходе формирователя П формируются импульсы логического нуля (фиг. 2), по длительности равные выходным импульсам детекторов 1 и 6 перехода, задержанные на половину разрядного временного интервала. Они запирают элементы И-НЕ 5 и 10 по третьим входам, запрещая прохождение импульсов, возникающих от изменения входного сигнала на краях разрядных временных интервалов. Таким образом, на тактовый вход триггера. 17 проходят только импульсы, возникающие в середине разрядных интервалов (фиг. 2). Информационньй вход триггера 17 соединен свходом преобразователя через элемент 13 задержки, которьй обеспечивает необходимое фазовое положение между сигналами на тактовом и информационном входах триггера (фиг. 2)t) .

Таким образом, длительность тактовых импульсов на входе триггера преобразователя увеличивается до

длительности импульсов сигнала (фиг. 2А) ..

I. ПРЕОБРАЗОВАТЕЛЬ БИИМПУЛЬСНОГО ДВОИЧНОГО СИГНАЛА В БИНАРНЫЙ СИГНАЛ, содержащий триггер, . формирователь импульсов запрета, первый детектор .перехода, состоящий из соединенных последовательно первого и второго элементов задержки и инвертора, выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу первого . элемента задержки,и второй детектор перехода, состоящий из соединенных последовательно первого инверто- ра, элемента задержки и второго инвертора, выход которого подключен к первому входу элемента И-НЕ, второй вход которого подключен к выходу первого инвертора, причем вход первого элемента задержки первого детектора перехода объединен с входом первого инвертора второго детектора перехода и соединен с входом преобразователя, выходы элементов И-НЕ первого и второго детекторов перехода соединены с соответствующими входами формирователя импульсов запрета, а выход триггера является выходом преобразователя, отличающийся тем, что, с целью повышения быстродействия, в него введены элемент И-НЕ и элемент задержки, вход которого соединен с входом преобразователя, а выход - с информационным входом триггера, тактовый вход которого соединен с выходом элемента И-НЕ, первый и второй входы которого сое(Л динены соответственно с выходами элементов И-НЕ первого и второго детекторов перехода, а выход формирователя импульсов запрета соединен с третьими входами элементов И-НЕ первого и второго детекторов перехода. 2. Преобразователь по п. 1, о т - личающийся тем, что формиfo рователь импульсов запрета содержит о последовательно соединенные элемент И-НЕ, элемент задержки и инвертор, 4 о выход которого соединен с выходом формирователя импульсов запрета, 3 первый и второй входы которого соединены соответственно с первым и вторым входами элемента И-НЕ.