ПРОГРАММНОЕ ВРЕМЕННОЕ УСТРОЙСТВО Российский патент 1997 года по МПК G05B19/18 

Изобретение относится к автоматике и может быть использовано при построении высоконадежных устройств программно изменяемой задержки времени.

Известно программное временное устройство, содержащее генератор импульсов, группу элементов И, делитель частоты, счетчик времени, дешифратор, заполняющий блок, счетчик номера команды, первый и второй элементы ИЛИ, реверсивный счетчик, токовые ключи, блок коррекции реверсивного счетчика, блок управления реверсивным счетчиком, элементы И выборы счетных выходов реверсивного счетчика, элемент НЕ [1]
Данное устройство обеспечивает выдачу ряда выходных управляющих команд, распределенных во времени.

Однако в данном устройстве отсутствует возможность оперативного изменения величины временной задержки по внешней команде. Кроме того, устройство является достаточно сложным. Выход из строя или параметрический отказ какого-либо из узлов может привести к преждевременному формированию выходного сигнала, что недопустимо.

Известно также устройство задержки, содержащее входную и выходную шины, задатчик кода, оперативное запоминающее устройство, три счетчика, сумматор, генератор, формирователь, элемент запрета, мультиплексор, два элемента сравнения, шину "Сброс" [2]
Это устройство позволяет с помощью задатчика кода устанавливать двоичный код времени задержки. Однако оно не надежно в работе, так как не исключает преждевременное формирование выходного сигнала при одиночной неисправности в отдельных узлах.

Прототипом выбрано программное временное устройство, содержащее первый блок памяти в виде постоянного запоминающего устройства, второй блок памяти в виде оперативного запоминающего устройства, дешифратор, генератор импульсов, первую схему сравнения и выходную шину, причем выходы постоянного запоминающего устройства подключены к входам оперативного запоминающего устройства и к первым входам первой схемы сравнения. Кроме того, устройство содержит счетчик времени, счетчик команд, блок элементов И, делитель частоты [3]
В данном устройстве также отсутствует возможность изменения значений временной задержки по внешней команде и также не исключена вероятность выдачи преждевременного выходного сигнала из-за одиночной неисправности.

Изобретение направлено на создание устройства, обеспечивающего временную задержку выходного сигнала относительно входной команды "Начало отсчета" на величину, которая может задаваться непосредственно перед поступлением входной команды в зависимости от заданных условий. Кроме того, устройство не должно формировать преждевременно выходной сигнал в результате одиночных отказов его основных функциональных узлов, т.е. обладать высокой надежностью.

Предлагаемое программное временное устройство, как и прототип, содержит первое постоянное запоминающее устройство, оперативное запоминающее устройство, дешифратор, генератор импульсов, выходную шину и первую схему сравнения, причем выход первого постоянного запоминающего устройства подключен к входу оперативного запоминающего устройства и к первому входу первой схемы сравнения. Дополнительно в устройство введены первый и второй мультиплексоры, второе постоянное запоминающее устройство, вторая схема сравнения, элемент памяти, блок управления, адресная шина, шина "Начало отсчета". Первые информационные входы обоих мультиплексоров подключены к адресной шине, вторые информационные входы к выходу оперативного запоминающего устройства, а выход каждого из мультиплексоров подключен к информационному входу соответствующего постоянного запоминающего устройства, первый управляющий вход каждого из которых, объединенный с управляющими входами обоих мультиплексоров подключен к первому выходу блока управления. Выход второго постоянного запоминающего устройства подключен к второму входу первой схемы сравнения и к первому входу второй схемы сравнения, второй вход которой подключен к выходу оперативного запоминающего устройства, а выход к первому входу элемента памяти, соединенного вторым входом с вторым выходом блока управления. Третий выход блока управления подключен к вторым управляющим входам обоих постоянных запоминающих устройств, четвертый и пятый выходы блока управления подключены к управляющим входам оперативного запоминающего устройства, первый вход к шине "Начало отсчета" и к запускающему входу генератора импульсов, второй вход к выходу генератора импульсов, третий вход к выходу первой схемы сравнения и четвертый вход к выходу элемента памяти, причем вход дешифратора соединен с выходом оперативного запоминающего устройства, а выход с выходной шиной.

Информационное поле каждого постоянного запоминающего устройства разбито на две зоны, в первой из которых записаны значения формируемых временных интервалов, а во второй алгоритм увеличение входного числа на единицу.

На фиг. 1 приведена блок-схема программного временного устройства; на фиг. 2 временные диаграммы, поясняющие работу блока управления.

Программное временное устройство содержит адресную шину 1, первый и второй мультиплексоры 2 и 3 соответственно, первое и второе постоянные запоминающие устройства (ПЗУ) 4 и 5 соответственно, первую и вторую схемы сравнения 6 и 7 соответственно, элемент памяти 8, оперативное запоминающее устройство (ОЗУ) 9, дешифратор 10, выходную шину 11, а также шину "Начало отсчета" 12, генератор импульсов 13, блок управления 14 с первым, вторым, третьим и четвертым входами 15, 16, 17 и 18 соответственно и с первым, вторым, третьим четвертым и пятым выходами 19, 20, 21, 22 и 23 соответственно.

Адресная шина 1 соединена с первыми информационными входами мультиплексоров 2 и 3, вторые информационные входы которых соединены с выходами ОЗУ 9, а управляющие входы с первым выходом 19 блока управления 14. Информационный вход ПЗУ 4 подключен к выходу мультиплексора 2, информационный выход ПЗУ 5 подключен к выходу мультиплексора 3, первые управляющие входы обоих ПЗУ 4 и 5 подключены к выходу 19, а вторые управляющие входы к выходу 21 блока управления 14. Выход ПЗУ 4 соединен с информационным входом ОЗУ 9 и первым входом схемы сравнения 6. Выход ПЗУ 5 соединен с вторым входом схемы сравнения 6 и с первым входом схемы сравнения 7. Второй вход схемы сравнения 7 соединен с выходом ОЗУ 9, который подключен также к входу дешифратор 10. Выход схемы сравнения 6 соединен с входом 17 блока управления 14. Выход схемы сравнения 7 соединен с первым входом элемента памяти 8, второй вход которого соединен с выходом 20 блока управления 14, а выход с входом 18 блока управления 14. Шина "Начало отсчета" 12 соединена с входом 15 блока управления 14 и с входом запуска генератора импульсов 13, выход которого соединен с входом 16 блока управления 14. Управляющие входы ОЗУ 9 "запись" и "опрос" соединены соответственно с выходами 22 и 23 блока управления 14. Блок управления 14 построен на основе регистра сдвига, выполненного, например, с использование счетчика 1526 ИЗ9 и дешифраторов на логических схемах И серии 1526, и предназначен для формирования сетки управляющих сигналов (фиг. 2). Приведенные на фиг. 2 обозначения соответствуют нумерации входов и выходов блока управления 14.

Весь массив данных каждого из ПЗУ 4 и 5 разбит на две зоны, обращение к которым осуществляется n-разрядными кодовыми словами, поступающими с адресной шины 1 или с выхода ОЗУ 9. В первой зоне хранится массив чисел N₁, связанных с частотой f, задаваемой генератором импульсов 13, формируемыми временными интервалами t₁ и числом m, определяемым кодовой комбинацией дешифратора 10.

Во второй зоне хранится алгоритм счета, увеличивающий число, содержащееся в n-разрядном кодовом слове с выхода ОЗУ 9 на 1.

Программное временное устройство работает последовательно в двух режимах: в режиме записи и в режиме счета.

Режим записи.

Через адресную шину 1 на информационные входы мультиплексоров 2 и 3 поступает n-разрядное кодовое слово, в котором содержится информация, определяющая выбор величины временной задержки. При поступлении сигнала на шину 12 запускается генератор 13, выходной сигнал которого поступает на вход 16 блока управления 14. Блок управления 14 начинает формировать сигналы управления отдельными блоками устройства.

На управляющих входах мультиплексоров 2 и 3 появляется сигнал, разрешающий прохождение входной кодовой информации с адресной шины 1 на выход мультиплексоров 2 и 3 и информационные входы ПЗУ 4 и 5. На вторых управляющих входах ПЗУ 4 и 5 присутствует сигнал с выхода 21 блока управления 14, который считывает n-разрядное кодовое слово из первых зон ПЗУ, содержащее число N₁, связанное с величиной временной задержки t₁. Выходные сигналы ПЗУ 4 и 5 поступают на схему сравнения 6. В случае равенства выходных сигналов ПЗУ выходной сигнал схемы сравнения 6, поступающий на вход 17 блока управления 14, инициирует формирование блоком 14 импульсов на выходах 22 и 23, поступающих соответственно на выходы "запись" и "опрос" ОЗУ9. Под действием импульса, поступающего на вход "запись", выходное слово N₁ из ПЗУ 4 записывается в ОЗУ 9, а под действием импульса, поступающего на вход "опрос", выходное слово из ОЗУ 9 считывается без разрушения и поступает на вторые входы схемы сравнения 7. В случае равенства сигналов, поступающих на входы схемы сравнения 7, ее выходной сигнал устанавливает элемент памяти 8 в противоположное исходному состояние. Выходной сигнал элемента памяти 8 поступает на вход 18 блока управления 14, который изменяет код сигнала на выходе 19 и изменяет последовательность сигналов на выходах 22 и 23. На этом заканчивается режим записи и начинается режим счета.

Режим счета.

В ОЗУ 9 содержится информация, введенная в него в режиме "Запись".

Под действием управления сигнала с выхода 19 блока 14 запрещается поступление на выходы мультиплексоров 2 и 3 информации с адресной шины 1 и разрешается прохождение информации с выхода ОЗУ 9. Этим же импульсом, поступающим на первые управляющие входы обоих ПЗУ, разрешается обращение входной информацией к вторым зонам информационных полей.

Одновременно импульсом, поступающим с выхода 23 блока 14 на вход "опрос" ОЗУ9, информация из него считывается без разрушения и через мультиплексор 2 и 3 проходит на информационные входы ПЗУ 4 и 5.

Выходная информация из ПЗУ 4 и 5, содержащая число N₁ + 1, считывается под действием импульса с выхода 21 блока 14 и подается на входы схемы сравнения 6. При равенстве сигналов блок управления 14 на выходе 22 формирует импульс, поступающий на вход "запись" ОЗУ 9, который разрешает запись выходного слова ПЗУ 4 в ОЗУ 9. Таким образом, в первом такте число, хранящееся в ОЗУ 9, увеличивается на единицу, принимая значение N₁ + 1. Рабочие такты следуют с частотой f, увеличивая исходную информацию N_вх в каждом такте на единицу до тех пор, пока не будет достигнута кодовая комбинация M дешифратора 10. При выполнении условия
N₁ + n M
где n число тактов,
дешифратор 10 формирует исполнительную команду и передает ее в выходную шину 11.

При необходимости изменения формируемой временной задержки изменяют код, подаваемый на адресную шину. При этом количество формируемых временных уставок определяется емкостью информационного поля ПЗУ и может быть достаточно большим. Так при использовании в качестве ПЗУ интегральной схемы 556 РТ 5 может быть задано 256 значений временных задержек. Постоянный контроль за правильностью работы основных узлов устройства позволяет свести к минимуму вероятность выдачи преждевременной команды.

Изобретение относится к автоматике и может быть использовано при построении высоконадежных устройств программно изменяемой задержки времени. Непосредственно перед поступлением входной команды на шину "Начало отсчета" 12 задается величина временной задержки в виде кодового слова, поступающего на адресную шину 1. В режиме записи идет обращение кодовым словом с адресной шины 1 к первой зоне массива данных ПЗУ 4 и запись числа N₁, соответствующего этой временной задержке, в ОЗУ 9. В режиме счета идет обращение выходной информацией ОЗУ 9 к второй зоне массива данных ПЗУ 4, где записан алгоритм увеличения входного числа N₁ на единицу. Процесс суммирования с тактовой частотой f, задаваемой импульсным генератором 13, длится до тех пор, пока не будет достигнута кодовая комбинация M дешифратора 10. При выполнении условия N₁ + n = M, где: n = число тактов, дешифратор 10 формирует исполнительную команду. Благодаря наличию двух мультиплексоров 2 и 3, двух ПЗУ 4 и 5, двух схем сравнения 6 и 7 обеспечивается непрерывный контроль правильности работы основных узлов схемы и предотвращение преждевременного выходного сигнала. 1 з.п. ф-лы, 2 ил.

1. Программное временное устройство, содержащее первое постоянное запоминающее устройство, оперативное запоминающее устройство, дешифратор, генератор импульсов, первую схему сравнения и выходную шину, причем выход первого постоянного запоминающего устройства подключен к входу оперативного запоминающего устройства и первому входу первой схемы сравнения, отличающееся тем, что в него введены первый и второй мультиплексоры, второе постоянное запоминающее устройство, вторая схема сравнения, элемент памяти, блок управления, адресная шина и шина "Начало отсчета", при этом первые информационные входы обоих мультиплексоров подключены к адресной шине, вторые информационные входы к выходу оперативного запоминающего устройства, а выход каждого из мультиплексоров подключен к информационному входу соответствующего постоянного запоминающего устройства, первый управляющий вход каждого из которых, объединенный с управляющими входами обоих мультиплексоров, подключен к первому выходу блока управления, выход второго постоянного запоминающего устройства подключен к второму входу первой схемы сравнения и первому входу второй схемы сравнения, второй вход которой подключен к выходу оперативного запоминающего устройства, а выход к первому входу элемента памяти, второй вход которого соединен с вторым выходом блока управления, подключенного третьим выходом к вторым управляющим входам обоих постоянных запоминающих устройств, четвертым и пятым выходами к управляющим входам оперативного запоминающего устройства, первым входом к шине "Начало отсчета" и запускающему входу генератора импульсов, вторым входом к выходу генератора импульсов, третьим входом к выходу первой схемы сравнения и четвертым входом к выходу элемента памяти, причем вход дешифратора подключен к выходу оперативного запоминающего устройства, а выход дешифратора к выходной шине. 2. Устройство по п. 1, отличающееся тем, что информационное поле каждого постоянного запоминающего устройства разбито на две зоны, в первой из которых записаны значения формируемых временных интервалов, а во второй алгоритм увеличения входного числа на единицу.