НЕЧЕТКИЙ ВЕРОЯТНОСТНЫЙ АВТОМАТ Российский патент 1998 года по МПК G06F17/18 G06F17/00 

Изобретение относится к вычислительной технике и системам управления, может быть применено для построения адаптивных нечетких регуляторов для решения задач управления объектами, математическая модель которых априорно не определена, а цель функционирования выражена в нечетких понятиях.

Известен вероятностный автомат (а. с. СССР N 1045232, кл. G 06 F 15/36, 1983), содержащий блок генерации случайного кода, блок выбора состояний, генератор тактовых импульсов, элемент И, коммутатор, блок памяти, блок задания времени ожидания, элемент ИЛИ, генератор случайного напряжения, причем группа выходов блока генерации случайного кода соединена со входами группы информационных входов блока выбора состояний, группа выходов которого соединена с группой информационных входов коммутатора, группа выходов которого соединена с группой входов блока памяти, группа выходов которого соединена со группой управляющих входов блока выбора состояний и с группой входов блока задания времени ожидания, группа выходы которого соединена с группой выходов автомата и со входами элемента ИЛИ, выход которого соединен с инверсным входом элемента И и с первым тактовым входом блока генерации случайного кода, выход генератора тактовых импульсов соединен с первым тактовым входом блока задания времени ожидания и с прямым входом элемента И, выход которого соединен с тактовым входом коммутатора, со вторым тактовым входом блока генерации случайного кода и со вторым тактовым входом блока задания времени ожидания, выход генератора случайного напряжения соединен со входом управления блока задания времени ожидания.

Признаки, совпадающими с признаками заявляемого технического решения, является блок генерации случайного кода, блок выбора состояний, генератор тактовых импульсов, коммутатор, блок памяти.

Недостаток данного устройства состоит в ограниченных функциональных возможностях, так как в данном устройстве нет возможности осуществить сопоставление состояниям автомата качественные характеристики последних.

Причины, препятствующие достижению требуемого технического решения, состоят в особенности реализации известного устройства, при которой возможно осуществить генерацию состояний и выходных сигналов только лишь в четких понятиях.

Известен вероятностный автомат (а.с. СССР N 1108455, кл. G 06 F 15/20, 1984), содержащий первый блок памяти, блок выбора состояний, блок генерации случайного кода, генератор тактовых импульсов, коммутатор, второй блок памяти, причем входы групп управляющих и установочных входов первого блока памяти соединены соответственно с выходами групп управляющих входов и групп установочных входов, а группа входов соединена с первой группой информационных входов блока выбора состояний, группа выходов которого соединена с первой группой информационных входов блока выбора состояний, вторая группа информационных входов которого соединена с группой выходов блока генерации случайного кода, группа выходов которого соединена с группой входов коммутатора, группа выходов которого соединена с группой входов второго блока памяти, группа выходов которого соединена с выходами устройства и с группой управляющих входов блока выбора состояний, выход генератора тактовых импульсов соединен с тактовыми входами блока генерации случайного кода и коммутатора.

Признаками, совпадающими с признаками заявляемого технического решения, являются блок генерации случайного кода, блок выбора состояний, первый блок памяти, генератор тактовых импульсов, коммутатор, второй блок памяти.

Недостатком данного устройства является ограниченные функциональные возможности, связанные с тем, что при нечетком определении выходных состояний устройство не позволяет задать на четком множестве (выходных сигналов) нечеткие множества качественных характеристик этих сигналов.

Причины, препятствующие достижению требуемого технического решения, состоят в особенности реализации вероятностного автомата, при которой осуществляется генерация состояний и выходных сигналов, принадлежащих четко заданным множествам.

Из известных устройств наиболее близким к заявляемому нечеткому вероятностному автомату по совокупности конструктивных и функциональных признаков является вероятностный автомат (а. с. СССР N 1200297, кл. G 06 F 15/20, 1985), содержащий первый блок памяти, блок выбора состояний, блок генерации случайного кода, коммутатор, второй блок памяти, блок выбора выходного сигнала, третий блок памяти, генератор тактовых импульсов, причем входы групп управляющих и установочных входов первого блока памяти соединены соответственно с входами групп управляющих входов и групп установочных входов, а группа выходов соединена с первой группой информационных входов блока выбора состояний, группа выходов которого соединена с первой группой входов коммутатора, группа выходов которого соединена с группой установочных входов второго блока памяти, группа выходов которого соединена с группой управляющих входов блока выбора состояний и с первой группой управляющих входов блока выбора выходного сигнала, группа выходов которого соединена с группой входов третьего блока памяти, группа выходов которого соединена с группой выходов устройства, выход генератора тактовых импульсов соединен с тактовых входами коммутатора, блока выбора выходного сигнала и блока генерации случайного кода, группа выходов которого соединена со второй группой информационных входов блока выбора состояний.

Признаками, совпадающими с признаками заявляемого технического решения, являются блок генерации случайного кода, блок выбора состояний, первый блок памяти, генератор тактовых импульсов, коммутатор, второй блок памяти, блок выбора выходного сигнала, третий блок памяти.

Недостаток известного устройства состоит в ограниченных функциональных возможностях, вызванных тем, что известное устройство невозможно применить для решения задач моделирования и управления объектами, обладающими априорной неопределенностью и нечетким (качественным) описанием параметров и цели моделирования. Это связано в первую очередь с тем, что известное устройство не выполняет функцию установления соответствия четких понятий (множества выходов и входов) и нечетких понятий (качественные характеристики входов и выходов), заданных в виде нечетких переменных.

Причины, препятствующие достижению требуемого технического решения, состоят в особенности реализации вероятностного автомата, при которой генерируются состояния и выходные сигналы, принадлежащие четко заданным множествам, в соответствии с заданными функциями переходов и выходов для задач моделирования стохастических объектов.

Задача, на решение которой направлено изобретение, заключается в возможности генерации состояний и выходных сигналов в соответствии с заданными функциями переходов и выходов, а также генерации нечетких переменных, заданных на множествах состояний и выходных сигналов в соответствии с экспертными оценками для дальнейшего использования в задачах моделирования и управлениями сложными объектами в условиях отсутствия априорных сведений о математической модели.

Для достижения технического результата, заключающегося в расширении функциональных возможностей за счет осуществления генерации нечетких переменны, заданных на множествах состояний и выходных сигналов с использованием экспертной информации, предлагается в нечеткий вероятностный автомат, содержащий генератор тактовых импульсов, первый блок генерации случайного кода, блок выбора состояний, блок выбора выходного сигнала, первый, второй и третий блоки и коммутатор, причем M выходов группы управляющих входов устройства соединена с M входами первых групп управляющих входов первого блока памяти, входы (NxNxM) групп первых установочных входов устройства соединены соответственно со входами (NxNxM) групп установочных входов первого блока памяти, N входов групп второго управляющих входов которого соединены с N выходами группы выходов третьего блока памяти, выход первого генератора тактовых импульсов соединен с тактовых входов первого блока генерации случайного кода, K выходов группы выходов которого соединены с K входами второй группы информационных входов блока выбора состояний, дополнительно ввести второй блока генерации случайного кода, четвертый и пятый блоки памяти, второй коммутатор, первый и второй блоки определения максимального кода, причем входы (NxPxM) групп установочных входов второго блока памяти соединены со входами (NxPxM) групп вторых установочных входов устройства, M входов группы первых управляющих входов соединены с M входами группы управляющих входов устройства и с M входами группы первых управляющих входов первого блока памяти, N входов группы вторых управляющих входов соединены с N входами группы вторых управляющих входов первого блока памяти, N выходами группы выходов третьего блока памяти и N входами группы управляющих входов первого коммутатора, выходы P групп информационных выходов соединены с соответствующими входами P групп информационных входов блока выбора выходного сигнала, а тактовый вход соединен с выходом генератора тактовых импульсов и с тактовыми входами первого блока памяти, первого и второго блоков генерации случайного кода, N выходов группы информационных выходов блока выбора состояний соединены с соответствующими N входами группы первых информационных входов третьего блока памяти, K выходов группы выходов второго блока генерации случайного кода соединены с K входам группы вторых информационных входов блока выбора выходного сигнала, выход (NxL) групп информационных входов первого коммутатора соединены с выходами (NxL) групп информационных выходов четвертого блока памяти, (NxL) групп информационных входов которого соединены со входами (NxL) третьих групп установочных входов устройства, выходы L групп информационных выходов первого коммутатора соединены со входами L групп информационных входов первого блока определения максимального кода, выхода группы информационных выходов которого соединены с выходами третьей группы выходов устройства, P выходов группы выходов блока выбора выходных сигналов соединены с P входами группы управляющих входов второго коммутатора, входы (PxF) групп информационных входов которого соединены с выходами (PxF) групп информационных выходов пятого блока памяти, входы (PxF) групп информационных входов которого соединены со входами (PxF) четвертых групп установочных входов устройства, выходы P групп информационных выходов второго коммутатора соединены со входами F групп информационных входов второго блока определения максимального кода, группы информационных выходов которого соединены с выходами четвертой группы выходов устройства.

Наличие причинно-следственной связи между техническими результатами и признаками заявляемого изобретения доказывается следующими логическими посылками.

А основу работы вероятностного автомата положено предположение, состоящее в том, что формальное задание нечеткого вероятностного автомата (НВА) может быть представлено в виде

где
X, Y, Z - соответственно множество входных, выходных сигналов и сигналов состояний, - множество условных вероятностей, определяющих пребывание НВА в такте времени t в состоянии z_t при условии подачи в этом такте на вход сигнала x_t и пребывания НВА в предшествующем (t-1) такте в состоянии - множество условных вероятностей, определяющих наличие на выходе автомата сигнала y_t при условии наличия в этом такте на выходе сигнала x_t и пребывания НВА в предшествующем (t-1) такте в состоянии x_t-1; лингвистическая переменная (ЛП) "выбор состояния", заданная набором {α,T(α),Z} , где α - наименование ЛП, T (α) -терм-множество ЛП α, , Z - базовое множество; ЛП "выбор выходного параметра", заданная набором {γ,T(γ),Y}, , где γ - наименование ЛП, T (γ) - терм-множество ЛП γ, , Y - базовое множество.

Если α и γ - лингвистические переменные, а T(α) = {α₁,...,α_L} и T(γ) = {γ₁,...,γ_F} - терм-множество, где - наименования НП, то с помощью экспертного опроса можно задать и - функции принадлежности нечетких переменных.

Нечеткий вероятностный автомат генерирует состояния, выходные сигналы, а также лингвистические переменные, заданные на множествах состояний и выходных сигналов.

На фиг. 1 и фиг. 2 приведена схема заявляемого объекта; на фиг. 3 - функциональная схема первого блока памяти 2; на фиг. 4 - функциональная схема второго блока памяти 3; на фиг. 5 - структурная схема блока выбора состояния 6; на фиг. 6 - функциональная схема третьего блока памяти 7; на фиг. 7 - функциональная схема первого коммутатора 9; на фиг. 8 - функциональная схема блока выбора выходного сигнала 10; на фиг. 9 - функциональная схема второго коммутатора 12; на фиг. 10 - функциональная схема первого блока генерации случайного кода 14; на фиг. 11 - функциональная схема второго блока генерации случайного кода 15; на фиг. 12 - структурная схема четвертого блока памяти 16; на фиг. 13 - функциональная схема первого блока определения максимального кода 18; на фиг. 14 - структурная схема пятого блока памяти 20; на фиг. 15 - функциональная схема второго блока определения максимального кода 22; на фиг. 16 - функциональная схема дешифратора первого блока определения максимального кода; на фиг. 17 - функциональная схема каждого из блоков сравнения первого блока определения максимального кода, на фиг. 18 - функциональная схема дешифратора второго блока определения максимального кода; на фиг. 19 - функциональная схема каждого из блоков сравнения второго блока определения максимального кода; на фиг. 20 - графики функций принадлежности нечетких переменных α₁,α₂,...,α_L ; на фиг. 21 - графики функций принадлежности нечетких переменных γ₁,γ₂,...,γ_F .

Структурная схема нечеткого вероятностного автомата (фиг. 1 и 2) содержат: 1₁-1_M - группу управляющих входов; 2 - первый блок памяти; 3 - второй блок памяти; - (NxNxM) групп первых установочных входов; (NxPxM) - групп вторых установочных входов; 6 - блок выбора состояний; 7 - третий блок памяти; 8₁-8_N -группу выходов третьего блока памяти 7 и управляющих входов первого коммутатора 9; 10 - блок выбора выходного сигнала; 11₁-11_P - группу вторых выходов устройства и управляющих входов второго коммутатора 12; 13 - генератор тактовых импульсов; 14 - первый блок генерации случайного кода; 15 - второй блок генерации случайного кода; 16 - четвертый блок памяти; , (NxL) групп третьих групп установочных входов устройства; 18 - первый блок определения максимального кода; 19₁ - 19_L - выходы третьей группы выходов устройства; 20 - пятый блока памяти; - (PxF) групп четвертых установочных входов устройства; 22 - второй блок определения максимального кода; 23₁-23_F - выходы четвертой группы выходов устройства.

Функциональная схема первого блока памяти 2 (фиг. 3) содержит: - M входов первой группы управляющих входов; - (MxNxN) групп установочных входов; - N входов второй группы управляющих входов; - регистры; (251mi1

-25KmiN) - (NxM) групп элементов И; 26 - тактовый вход; - (MxN) групп выходов элементов И 25 и (MxN) групп входов (MxN) групп элементов ИЛИ выходы N групп выходов блока памяти 2.

Функциональная схема второго блока памяти 3 (фиг. 4) содержит: - M - групп входов первой группы управляющих входов; - N входов второй группы управляющих входов; - (MxNxP) групп первых установочных входов; 26 - тактовый вход; - регистры; (311mip

-31Kmip) - (NxP) групп элементов И; (321mip-32Kmip) - (MxN) групп выходов элементов И 32 и групп входов элементов ИЛИ - выходы P групп выходов блока памяти 3.

Структурная схема блока выбора состояния 6 (фиг. 5) содержит: - N группа входов первой группы информационных входов; - N узлов сравнения; 36₁ - 36_K - входы второй группы информационных входов; - N выходов блока выбора состояния 6; 38₁ - 38_N-1 - элементы И.

Структурная схема третьего блока памяти 7 (фиг. 6) содержит: 8₁ - 8_N - выходы; 37₁ - 37_N - группу входов; 38₁ - 38_N - триггеры; 39₁ - 39_N - элементы ИЛИ.

Функциональная схема первого коммутатора 9 (фиг. 7) содержит: - N групп управляющих входов; - (LxN) групп элементов И, по D элементов в каждой; - (LxN) групп D-разрядных информационных входов; - L группа элементов ИЛИ, по D элементов в каждой; - L групп D - разрядных выходов первого коммутатора 9.

Функциональная схема блока выбора выходного сигнала 10 (фиг. 8) содержит: - выходы; входы первой группы информационных входов; - узлы сравнения; 45₁ - 45_K - входы второй группы информационных входов; 46₁ - 46_p-1 - элементы P.

Функциональная схема второго коммутатора 12 (фиг. 9) содержит: - P групп входов группы управляющих входов; (FxP) групп элементов И, по D элементов в каждой; (FxP) групп D - разрядных входов группы информационных входов; - F групп элементов ИЛИ, по D элементов в каждой; 501f

-50Df - F групп D - разрядных выходов второго коммутатора 12.

Функциональная схема первого блока генерации случайного кода 14 (фиг. 10) содержит: 36₁ - 36_K - выходы; 51 - тактовый вход; 52 - первый элемент И; 53₁ - 53_Z вторые элементы И; 54 - кодопреобразователь; 55 - генератор пуассоновского потока импульсов; 56 - циклически замкнутый регистр сдвига.

Функциональная схема второго блока генерации случайного кода 15 (фиг. 11) содержит: 45₁ - 45_K - выходы; 51 - тактовый вход; 57 - первый элемент И; 58₁ - 58_Z - вторые элементы И; 59 - кодопреобразователь; 60 - генератор пуассоновского потока импульсов; 61 - циклически замкнутый регистр сдвига.

Структурная схема четвертого блока памяти 16 (фиг. 12) содержит: - (LxN) групп D - разрядных информационных входов; 62_1i - (LxN) групп регистров; 411li

-41Dli - (LxN) групп D - разрядных выходов блока 16.

Функциональная схема первого блока определения максимального кода 18 (фиг. 13) содержит: 19₁ - 29_L - группу выходов; - L групп D - разрядных входов; - группу регистров; 65¹ - 64^D группу дешифраторов состояний; 651l

-65Dl - L групп элементов И, по D элементов в каждой; 66¹ - 66^D - группу узлов анализа; 67¹ - 67^L - группу элементов ИЛИ.

Структурная схема пятого блока памяти 20 (фиг. 14) содержит: (FxP) групп D - разрядных информационных входов; 68_fp - 68_fp - F групп регистров, по P в каждой группе; - (FxP) групп D - разрядных выходов.

Функциональная схема второго блока определения максимального кода 22 (фиг. 15) содержит: 23₁ - 23_F - группу выходов; - F групп D - разрядных входов; 69₁ - 69_F - группу регистров; 70¹ - 70^D - группу дешифраторов состояний; - F групп элементов И, по D элементов в каждой; 72¹ - 72^D - узлы анализа; 73¹ - 73^F - группу элементов ИЛИ.

Функциональная схема дешифратора первого блока определения максимального кода (фиг. 16) содержит - первые группы входов; - группы элементов ИЛИ, по L - элементов в каждой; 76¹ - 76^D - первые элементы И; - вторые группы входов; 78¹ - 78^D - вторые элементы И; - группы выходов дешифраторов 64.

Функциональная схема каждого из d, узлов анализа 66 первого блока определения максимального кода 18 (фиг. 17) содержит - D-1 групп первых L - разрядных входов; - D-1 групп вторых L - разрядных входов; - D-1 первых групп элементов И, по L элементов И в каждой; - D-1 первых групп элементов ИЛИ, по L элементов ИЛИ в каждой; - D-1 групп вторых элементов ИЛИ, по L элементов ИЛИ в каждой - D-1 вторых групп элементов И, по L элементов в каждой; - D-1 вторых групп элементов НЕ, по L элементов в каждой группе; - D-1 третьих групп элементов И, по L элементов в каждой; - D-1 третьих групп элементов ИЛИ, по L элементов в каждой группе; - D-1 четвертых групп элементов И, по L элементов в каждой; - D-1 групп L - разрядных выходов; - D-1 групп третьих L - разрядных входов; - D-1 вторых групп элементов НЕ, по L в каждой группе; - D-1 третьих групп элементов НЕ, по L в каждой группе.

Функциональные схемы дешифраторов 70 второго блока определения максимального кода 22 (фиг. 18) содержит: - первые группы входов; - группы элементов ИЛИ, по F элементов в каждой; 94¹ - 94^D - первые элементы И; - вторые группы входов; 96¹ - 96^D - вторые элементы И; - D групп выходов дешифраторов.

Функциональная схема каждого из d, узлов анализа 72 второго блока определения максимального кода 22 (фиг. 19) содержит: - D-1 групп первых F - разрядных входов; - D-1 групп вторых F - разрядных входов; - D-1 первых групп элементов И, по F элементов И в каждой; - D-1 первых групп элементов ИЛИ, по F элементов ИЛИ в каждой; - D-1 групп вторых элементов ИЛИ, по F элементов ИЛИ в каждой; - D-1 вторых групп элементов И, по F элементов в каждой; - D-1 вторых групп элементов НЕ, по F элементов в каждой группе; - D-1 третьих групп элементов И, по F элементов в каждой; - D-1 третьих групп элементов ИЛИ, по F элементов в каждой группе; - D-1 четвертых групп элементов И, по F элементов в каждой; - D-1 групп F - разрядных выходов; - D-1 групп третьих F - разрядных входов; - D-1 вторых групп элементов НЕ, по F в каждой группе; - D-1 третьих групп элементов НЕ, по F в каждой группе.

Элементы нечеткого автомата взаимосвязаны следующим образом.

Входы группы управляющих входов 1₁ - 1_M устройства соединены со входами первых групп управляющих входов первого блока памяти 2 и второго блока памяти 3, входы (NxNxM) - групп первых установочных входов устройства соединены соответственно со входами групп установочных входов первого блока памяти 2, входы (NxPxM) - групп вторых установочных входов устройства соединены со входами групп установочных входов второго блока памяти 3, выходы N групп информационных выходов первого блока памяти 2 соединены с соответствующими входами N групп первой группы информационных входов блока выбора состояний 6, выходы группы информационных выходов блока выбора состояний 6 соединены с соответствующими входами группы информационных входов третьего блока памяти 7, выходы 8₁ - 8_N группы выходов третьего блока памяти 7 соединены с соответствующими входами 8₁ - 8_N группы управляющих входов первого коммутатора 9, со входами групп вторых управляющих входов первого 2 и второго 3 блоков памяти, и с выходами 8₁ - 8_N первой группы выходов устройства, выходы P групп информационных выходов второго блока памяти 3 соединены с соответствующими входам P групп информационных входов блока выбора выходного сигнала 10, выходы 11₁ - 11_P группы управляющих выходов которого соединены с соответствующими входами 11₁ - 11_P группы управляющих входов второго коммутатора 12, с выходами 11₁ - 11_P второй группы выходов устройства, выход генератора тактовых импульсов 13 соединен с тактовыми входами первого 2 и второго 3 блоков памяти, первого 14 и второго 15 блоков генерации случайного кода, выходы группы K информационных выходов первого блока генерации случайного кода 14 соединены с соответствующими входами второй группы информационных входов блока выбора состояний 6, выходы группы выходов второго блока генерации случайного кода 15 соединены с соответствующими входами второй группы информационных входов блока выбора выходного сигнала 10, входы (NxL) групп вторых информационных входов первого коммутатора 9 соединены с выходами (NxL) групп информационных выходов четвертого блока памяти 16, (NxL) групп информационных входов которого соединены со входами (NxL) третьих групп установочных входов устройства, выходы L групп информационных выходов первого коммутатора 9 соединены со входами L групп информационных входов первого блока определения максимального кода 18, выходы группы информационных выходов которого соединены с выходами 19₁ - 19_L третьей группы выходов устройства, входы (PxF) групп вторых информационных входов второго коммутатора 12 соединены с выходами (PxF) групп информационных выходов пятого блока памяти 20, входы (PxF) групп информационных входов которого соединены со входами (PxF) четвертых групп установочных входов устройства, выходы F групп информационных выходов второго коммутатора 12 соединены со входами F групп информационных входов второго блока определения максимального кода 22, группы информационных выходов которого соединены с выходами 23₁ - 23_F четвертой группой выходов устройства.

В первом блоке памяти 2 каждые из K входов (i, j, m)-й группы установочных входов соединены с входами записи соответствующих регистров 241mij

, выходы регистров соединены с первыми входами соответствующих элементов И (251mi1-25Kmi1)-(251miN-25KmiN) (im)-й группы, вторые входы элементов И объединены и соединены с тактовым входом 26 блока памяти 2, третьи входы элементов И 251m11-25KmNN каждых из m групп объединены и соединены с m-и входами 1_m группы первых управляющих входов первого блока памяти 2, четвертые входы элементов И (251mi1-25Kmi1)-(251miN-25KmiN) (im-й группы объединены и соединены с i-м входом 8_i второй группы управляющих входов блока памяти 2, выходы элементом И 25 соединены с соответствующими входами (N x M) групп элементов ИЛИ , выходы которых соединены соответственно с выходами N групп выходов 291j-29Kj блока памяти 2.

Во втором блоке памяти 3 каждые из K входов (i, p, m)-й группы установочных входов соединены со входами записи соответствующих регистров 30mip

, , выходы регистров 30mi1-30miP соединены с первыми входами соответствующих элементов И (311mi1-31Kmi1)-(311miP-31KmiP) (im)-й группы, вторые входы элементов И объединены и соединены с тактовым входом 26 блока памяти 2, третьи входы элементов И 311mi1-31KmNP каждых из m групп объединены и соединены с m-и входами 1_m первой группы управляющих входов второго блока памяти 3, четвертые входы элементов И (311mi1-31Kmi1)-(311miP-31KmiP) (im)-й группы объединены и соединены с i-м входом 8_i второй группы управляющих входов блока памяти 3, выходы элементов И 31 соединены с соответствующими входами (N x M) групп элементов ИЛИ , выходы которых соединены соответственно с выходами P групп выходов 341p-34Kp блока памяти 3.

В блоке выбора состояний 6 входы первых групп информационных входов соединены с входами первых групп входов j-х узлов сравнения 35_j, одноименные входы вторых групп входов которых объединены и соединены с соответствующими входами 36₁-36_K второй группы информационных входов блока выбора состояний 6, выход узла сравнения 35₁ соединен с выходом 37₁ блока 6 и с первыми инверсными входами элементов И 38₁-38_N-1, выходы узлов сравнения 35_i соединены с прямыми входами соответствующих элементов И 38_i-1 и с i-и инверсными входами элементов И 38_i, выходы которых соединены с выходами 37_i+1 блока 6.

В третьем блоке памяти 7 входы 37₁ - 37_N соединены с единичными входами соответствующих триггеров 38₁ - 38_N, нулевые входы которых соединены с выходами соответствующих элементов ИЛИ 39₁ - 39_N, а единичные выходы соединены с выходами 8₁ - 8_N блока 7 и соответствующими входами соответствующих элементов ИЛИ 39₁ - 39_N, причем единичный выход триггера 38_i соединен с выходом 8_i блока 7 и с соответствующими входами элементов ИЛИ 39₁ - 39_i-1, 39_i+1 - 39_N.

В первом коммутаторе 9 i-е входы 8_i группы управляющих входов соединены с первыми входами элементов И группы, вторые входы которых соединены со входами групп информационных входов, выходы элементов И соединены с соответствующими входами элементов ИЛИ , выходы которых соединены с выходами первого коммутатора 9.

В блоке выбора выходного сигнала 10 входы первой группы информационных входов соединены с входами первых групп входов p-х узлов сравнения 44_P, одноименные входы вторых групп входов которых объединены и соединены с соответствующими входами 45₁ - 45_K второй группы информационных входов блока выбора выходного сигнала 10, выход узла сравнения 44₁ соединен с выходом 1₁ блока и с первыми инверсными входами элементов И 46₁ - 46_p-1, выходы узлов сравнения 44p соединены с прямыми входами соответствующих элементов И 46_p-1 и с p-и инверсными входами элементов И 46_p, выходы которых соединены с выходами 11_p+1 блока 10.

Во втором коммутаторе 12 p-е входы 11_p группы управляющих входов соединены с первыми входами элементов B группы, вторые входы которых соединены со входами группы информационных входов, выходы элементов И соединены с соответствующими входами элементов ИЛИ , выходы которых соединены с выходами второго коммутатора 12.

В первом блоке генерации случайного кода 14 тактовый вход 52 соединен с инверсным входом первого элемента И 52 и с первыми входами вторых элементов И 53₁ - 53_Z, выхода которых соединены с соответствующими входами кодопреобразователя 54, выхода которого соединены с выходами 36₁ - 36_K блока, выход генератора пуассоновского потока импульсов 55 соединен с прямым входом первого элемента И 52, выход которого соединен с тактовым входом циклически замкнутого регистра сдвига 56, разрядные выходы которого соединены со вторыми входами соответствующих элементов И 53₁ - 53_Z.

Во втором блоке генерации случайного кода 15 тактовый вход 51 соединен с инверсным входом первого элемента И 57 и с первыми входами вторых элементов И 58₁ - 58_Z, выходы которых соединены с соответствующими входами кодопреобразователя 59, выходы которого соединены с выходами 45₁ - 45_K блока, выход генератора пуассоновского потока импульсов 60 соединен с прямым входом первого элемента И 57, вхыод которого соединен с тактовым входом циклически замкнутого регистра сдвига 61, разрядные выходы которого соединены со вторыми входами соответствующих элементов И 58₁ - 58_Z.

В четвертом блоке памяти 16 входы 1711i

-17Dli (l, i)-групп установочных входов соединены с соответствующими входами (li)-х регистров 62_li , выходы которых соединены соответственно с выходами (l, i)-й группы выходов блока 16.

В первом блоке 18 определения максимального кода входы l групп соединены со входами записи регистров 63_l , прямые d-е выходы которых соединены с первой группой входов дешифраторов 64^d и с первыми входами элементом И , первые инверсные выходы регистров 63_l соединены с первыми входами второй группы входов дешифратора 64¹, остальные инверсные выходы регистров 63_l соединены со входами второй группы входов дешифраторов 64^d и с первыми группами входов (D-1)-х узлов анализа 66^d , группы выходов первого дешифратора 64¹ соединена со второй группой входов узла анализа 66¹б группы выходов остальных дешифраторов 64^d соединены с третьими группами входов узлов анализа 66^d , выходы d-х узлов анализа 66^d соединены со второй группой входов (d+1)-х узлов анализа 66^j+1, L выходов (D-1)-го узла анализа 66^D-1 соединены со вторыми входами элементов И выходы элементов И 651l

-65Kl соединены со входами элементов ИЛИ 67^l, выходы которых соединены с выходами 19^l блока выдачи максимального кода 18.

В пятом блоке памяти 20 входы (f, p)-х групп информационных входов соединены с соответствующими входами (fp) - регистров 68_fp группы, выходы которых соединены соответственно с выходами (f, p)-й группы выходов блока 20.

Во втором блоке 22 определения максимального кода входы f групп информационных входов соединены со входами записи регистров , прямые d-е выходы которых соединены с первой группой входов дешифраторов 70^d и с первыми входами элементов И , первые инверсные выходы регистров 69_f соединены с первыми входами второй группы входов дешифратора 70¹, остальные инверсные выходы регистров 69_f соединены со входами второй группы входов дешифраторов 70^d и с первыми группами входов (D-1)-х узлов анализа 72^d , группа выходов первого дешифратора 70¹ соединена со второй группой входов узла анализа 72¹, группы выходов остальных дешифраторов 70^d соединены с третьими группами входов узлов анализа 72^d, выходы d-х узлов анализа 72d соединены со второй группой входов (d+1)-х узлов анализа 72^d+1 Выходы (D-1)-го узла анализа соединены со вторыми входами элементов И , выходы элементов И 711f

-71Df соединены со входами элементов ИЛИ 73^f, выходы которых соединены с выходами 23^f второго блока выдачи максимального кода 22.

В дешифраторах 64d первого блока определения максимального кода 18 входы первой группы входов соединены с первыми входами соответствующих элементов ИЛИ и со входами первых элементов И , выходы которых соединены со вторыми входами соответствующих элементов ИЛИ , входы второй группы входов соединены со входами вторых элементов И , выходы которых соединены с третьими входами соответствующих элементов ИЛИ , выходы которых соединены с выходами дешифраторов 64_d, .

В узлах анализа 66^d, первого блока определения максимального кода 18 входы первой группы входов соединены с первыми входами соответствующих элементов И первой группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ первой группы, выходы которых соединены с соответствующими q-и входами элементов ИЛИ 81_l второй группы, выходы которых соединены с первыми входами соответствующих элементов И второй группы и со входами соответствующих элементов НЕ 84dl

первой группы, выходы которых соединены с первыми входами элементов И третьей группы соответственно, выходы которых соединены первыми входами элементов ИЛИ третьей группы, выходы которых соединены с первыми входами элементов И четвертой группы, выходы которых соединены с выходами d-го узла анализа 66^d, входы второй группы входов соединены со вторыми входами элементов И первой группы, со вторыми входами элементов И четвертой группы и со входами элементов НЕ второй группы, выходы которых соединены со вторыми входами элементов ИЛИ первой группы, входы третьей группы входов узлов анализа соединены со вторыми входами элементов И третьей группы и со входами элементов НЕ третьей группы, выходы которых соединены со вторыми входами элементов И второй группы, выходы которых соединены со вторыми входами элементов ИЛИ третьей группы.

В дешифраторах 70^d второго устройства определения максимального кода 22 входы первой группы входов соединены с первыми входами соответствующих элементов ИЛИ и со входами первых элементов И 94^d выходы которых соединены со вторыми входами соответствующих элементов ИЛИ входы второй группы входов соединены со входами вторых элементов И , выходы которых соединены с третьими входами соответствующих элементов ИЛИ , выходы которых соединены с выходами дешифраторов 70^d .

В узлах анализа 72^d второго устройства определения максимального кода 22 входы первой группы входов соединены с первыми входами соответствующих элементов И первой группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ первой группы, выходы которых соединены с соответствующими q-и входами элементов ИЛИ 100_f второй группы, выходы которых соединены с первыми входами соответствующих элементов И второй группы и со входами соответствующих элементов НЕ первой группы, выходы которых соединены с первыми входами элементов И третьей группы соответственно, выходы которых соединены с первыми входами элементов ИЛИ третьей группы, выходы которых соединены с первыми входами элементов И четвертой группы, выходы которых соединены с выходами d-го узла анализа 72^d , входы второй группы входов соединены со вторыми входами элементов И первой группы, со вторыми входами элементов И четвертой группы и со входами элементов НЕ второй группы, выходы которых соединены со вторыми входами элементов ИЛИ первой группы, входы третьей группы входов узлов анализа соединены со вторыми входами элементов И третьей группы и со входами элементов НЕ третьей группы, выходы которых соединены со вторыми входами элементов И второй группы, выходы которых соединены со вторыми входами элементов ИЛИ третьей группы.

Назначение нечеткого вероятностного автомата состоит в генерации сигналов состояний и выходных сигналов, а также генерации нечетких переменных, заданных на множествах состояний и выходов.

Формальная математическая модель нечеткого вероятностного автомата имеет вид:
,
{α,T(α),Z},{γ,T(γ),Y} ,
где
X, Y, Z - множества входных, выходных параметров и параметров состояний; - множество условных вероятностей, определяющих пребывание вероятностного автомата в такте времени t в состоянии z_t при условии подачи в этом такте на вход параметра x_t и пребывания вероятностного автомата в предшествующем такте времени t-1 в состоянии z_t-1; - множество условных вероятностей, определяющих наличие на выходе вероятностного автомата в такте времени t параметра y_t при условии подачи на этом такте на вход параметра x_t и нахождении нечеткого вероятностного автомата в предшествующем такте в состоянии z_t; {α,T(α),Z} - задание лингвистической переменной α, , где α - наименование нечеткой переменной "выбор состояния", T (α) - терм-множество лингвистической переменной, Z - базовое множество; {α,T(α),Y} - задание лингвистической переменной γ, , где γ - наименование лингвистической переменной "выбор выходного сигнала", T (γ) - терм-множество лингвистической переменной, Y - базовое множество. Например, пусть , где переменные: α₁ - "выбор наилучших состояний", α₂ - "выбор хороших состояний", α₃ - "выбор плохих состояний", задаются тройками - нечеткие подмножества на базовом множестве Z; γ₁ - "выбор наилучшего выходного сигнала", γ₂ -"выбор хорошего выходного сигнала", γ₃ - "выбор плохого выходного сигнала" задаются набором - нечеткие множества, заданные на базовом множестве Y. Функции принадлежности задаются исходя из опроса экспертов.

При подготовке к работе нечеткого вероятностного автомата следует выполнить следующие операции.

По установочным входам записываются в регистры (фиг. 1 и 3) первого блока памяти 2 коды приведенных матриц переходных вероятностей . По установочным входам записываются в регистры 30mip

(фиг. 1 и 4) второго блока памяти 3 коды матриц вероятностей выбора выходного сигнала . По установочным входам 1711i-17Dli четвертого блока памяти 16 записываются в регистры (фиг. 1 и 12) значения степеней принадлежности нечетких переменных α₁. . По установочным входам записываются в регистры 68_fp пятого блока памяти 20 значения степеней принадлежности нечетких переменных γ_f. . Матрицы имеют вид:

где
Pmij - вероятность того, что при поступлении в момент времени t сигнала x_m автомат перейдет в состояние z_j при условии, что в момент t-1 он находился в состоянии z_i.

Приведенные матрицы имеют вид:
,
где

Матрицы вероятностей задаются в следующем виде:
,
где
Pmip

- вероятность того, что при поступлении в момент времени t сигнала x_m автомат выработает управляющее воздействие y_p при условии, что в момент t-1 он находился в состоянии z_i .

Приведенные матрицы задаются в следующем виде:
,
где

При записи кодов в регистры 24, вероятность матрицы Pmz

будет записана в K-разрядный регистр 24mij блока памяти 2, а вероятность матрицы Pmy будет записана в K-разрядный регистр 31mij блока памяти 3.

Информация о функции принадлежности вводится по следующему правилу. Мощность множества , а диапазон (0,1) значений функций принадлежности квантуется (на фиг. 20 квантование показано в семи уровнях).

Для каждого состояния z_i имеется L значений функций принадлежности
.

Для рассматриваемого примера L = 3.

В регистры 62_l1 - 62_lN четвертого блока памяти 26 будут записаны коды .

Аналогичные рассуждения справедливы и для записи квантованных значений функций принадлежности .

В регистры 68_f1 - 68_fp пятого блока памяти 20 будут занесены коды .

Функционирует нечеткий вероятностный автомат по следующему алгоритму. Синхронизация работы нечеткого вероятностного автомата осуществляется генератором 13 тактовых импульсов. По входам 1₁ - 1_M подаются входные сигналы x_t, управляющие работой нечеткого вероятностного автомата.

В третьем блоке памяти хранится состояние автомата.

При поступлении на вход 1_m в момент времени t управляющего воздействия x_m в зависимости от того, в каком состоянии z_i был автомат в момент t-1, т. е. в зависимости от сигнала на выходе 8_i, поступающего с третьего блока памяти 7 на вход 8_i блока памяти 2 и вход 8_i блока памяти 3, на выходы блока памяти 2 подаются коды i-q строки матрицы , и ан выходы второго блока памяти 3 подаются коды i-й строки матрицы . Происходит это следующим образом. Так как в блоке 2 имеется потенциал на входах 8_i, 2_m, а также на входе 26, то открыты будут элементы И (251mil

-25Kmi1)÷(251miN-25KmiN) и коды регистров 24_i1 - 24_iN через эти элементы И и элементы ИЛИ 28 будут поданы на группы выходов (2911-29Kl)÷(291N-29KN) соответственно.

Таким же образом и во втором блоке памяти 3 коды вероятностей регистров 30_i1 - 30_ip через открытые элементы И (311mil

-31Kmi1)÷(311miP-31KmiP) и элементы ИЛИ 33 будут поданы на группы выходов (3411-34K1)÷(341P-34KP). .

Первым 14 и вторым 15 блоками генерации случайного кода вырабатываются коды чисел, равномерно распределенные на интервале (0,1).

Блок 6 выбора состояния в соответствии с правилом испытания в схеме случайных событий вырабатывает текущее состояние z_t. Также и в блоке 10 выбора выходного сигнала в соответствии с правилом испытания в схеме случайных событий вырабатывается выходной сигнал y_t. Определенные для времени t сигналы z_t и y_t подаются на входы 8 коммутатора 9 и входы 11 коммутатора 12 соответственно.

В зависимости от поступившего сигнала z_i в момент времени t, с выходов первого коммутатора 9 поступают на блок определения максимального кода соответствующие сигналу z_i значения степеней принадлежности нечетких переменных. Блок 18 определения максимального кода анализирует значения поступивших на его вход кодовых комбинаций, и на выход 19_l поступает сигнал, индекс l которого соответствует наибольшему значению степени принадлежности переменной α₁. .

При поступлении в момент времени t на вход 11_p второго коммутатора 12 выходного сигнала y_P на выходы коммутатора 12 поступают значения степеней принадлежности нечетких переменных для элемента y_p базового множества Y. Далее блок определения максимального кода анализирует поступившие кодовые комбинации, и на один из f выходов поступает единичный сигнал, соответствующий наибольшей по величине кодовой комбинации.

Рассмотрим работу нечеткого вероятностного автомата более подробно.

Пусть, например, известно, что множество состояний имеет три элемента Z = { z₁, z₂, z₃}, множество выходных сигналов также имеет три элемента Y = { y₁, y₂, y₃}, и пусть в момент времени t на вход 12 подан управляющий сигнал x₂. Матрица переходных вероятностей пусть имеет вид:

Регистры предназначены для хранения K = 8-разрядных значений величин вероятностей. Пусть в момент времени (t-1) автомат находился в состоянии z₁, поэтому со входа 8₁ поступил единичный сигнал, что позволило считать содержимое первой строки матрицы при поступлении синхронизирующего сигнала от генератора 13 тактовых импульсов по входу 26 с регистров 24211

-24231 через элементы И 251211-258211÷251233-258233, ИЛИ 28 на выходы 2911-2981-2913-2983. .

Т. е. на выходах 2911

-2981 будет двоичный код числа 0, 1, на выходах 2912-2982 - двоичный код числа 0, 4, а на выходах 2913-2983 - двоичный код числа 1.

Схемная реализация второго блкоа памяти 3 идентична схемной реализации первого блока памяти 2. Работа блока 3 будет протекать таким же образом, как и работа блока 2.

Первый блок генерации случайного кода 14 работает следующим образом. Случайные импульсы от генератора 55 пуассоновского потока импульсов поступают через открытый (в интервалы времени, соответствующие нахождению автомата в i-х состояниях) первый элемент И 52 на синхронизирующий вход циклически замкнутого регистра 56 сдвига, в одном из разрядов которого записана единица, а в остальных нули. Интенсивность случайных импульсов генератора 55 значительно превышает частоту опроса по входу 51. Тогда записанная единица многократно "обегает" регистр 56 сдвига между моментами опроса его состояний по входу 51 импульсами генератора 13 тактовых импульсов. При таком условии единица будет находиться в момент опроса на любом из выходов регистра 56 сдвига с вероятностью, равной единице, деленной на число выходов регистра 56. Кодопреобразователь преобразует код на одно сочетание в двоичный код числа, равновероятно распределенного на интервале (0,1).

Аналогичным образом работает и второй блок генерации случайного кода 15.

В блоке 6 выбора состояний (фиг. 5) каждый i-й узел сравнения 35_i анализирует кодовую комбинацию, поступившую со входов 291i

-29Ki первой группы входов и кодовую комбинацию, поступившую от блока генерации случайного кода по входам 36₁ - 36_K второй группы входов. Узлы сравнения функционируют аналогично приведенным в (Проектирование микроэлектронных цифровых устройств/ Под ред. С.А.Майорова. - М.: Сов. радио, 1977, с. 127 - 134).

Если значение кодовой комбинации, поступающей по входам 36₁ - 36_K оказывается меньше либо равно, чем значение, поступающее по i-й группе входов 291i

-29Ki на i-ый узел сравнения, то на входы элементов И38_i-1 соответствующих узлам сравнения i, а для первого элемента И38₁ - на выход 37₁ блока выбора состояний 6. поступает единичный сигнал, а на последующие элементы 38_g поступает нулевой сигнал, закрывающий эти элементы. Таким образом, блок выбора состояний 6 определяет состояние z_i, в которое переходит нечеткий вероятностный автомат в момент времени t. Допустим, что в нашем случае единичный сигнал поступил на выход 37₃ , и это означает, что автомат перешел в момент времени t в состояние z₃.

Третий блок памяти (см. фиг.6) задерживает единичный сигнал z_i, поступивший по входу 37_i от блока выбора состояний 6, на один такт времени генератора 13, и выдает затем его на выход 8_i. Это происходит следующим образом. Единичный сигнал, поданный на вход 37₃, перебрасывает триггер 38₃ в единичное состояние. Потенциал с единичного выхода триггера 38₃ сбрасывает триггеры 38₁, 38₂ в нулевое состояние через элементы ИЛИ 39₁, 39₂ и подается на выход 8₃ нечеткого вероятностного автомата и вход 8₃ коммутатора 9.

Аналогично блоку выбора состояний 6 функционирует блок выбора выходного сигнала 10. Определенный блоком 10 выходной сигнал Y_p подается на выход 11_p нечеткого автомата и вход 11_p второго коммутатора 12.

При поступлении сигнала z_i, , в момент времени t c выхода 8_i третьего блока памяти 7 происходит считывание L D-арзрядных значений функций принадлежности из регистров первого блока памяти 6. Потенциал на выходе 8_i откроет элементы И . Происходит считывание значений содержимых регистров 62_li, которое с выходов коммутатора 9 поступает на входы первого блока 18 определения максимального кода в виде L групп D-разрядных кодов значений функции принадлежности нечетких переменных α₁ в точке z_i.

При поступлении сигнала Y_p, от блока выбора выходного сигнала 10 в момент времени t происходит считывание F D-разрядных значений функций принадлежности из регистров второго блока памяти 20. Потенциал на выходе 11_p откроет элементы И . Содержимое регистров 68_fr, через коммутатор 12 поступает на входы второго блока 22 определения максимального кода в виде F групп D-разрядных кодов значений функции принадлежности нечетких переменных γ_f в точке Y_p.

Блок 18 определения максимального кода анализирует поступающие с коммутатора 9 L D-разрядных кодовых комбинаций, являющихся соответственно степенями принадлежности нечетких переменных , т.е. устанавливает, какая из нечетких переменных имеет большее значение функции принадлежности для текущего состояния, и подает на выход сигнал о номере наибольшей по величине кодовой комбинации.

На входные шины 43₁ - 43_L (фиг.13) подается L кодовых комбинаций, из которых устройство определения максимального кода должно выбрать максимальную по величине кодовую комбинацию, причем, если в поступающих по входам 43₁ - 43_L кодах имеется k одинаковых по величине и максимальных среди L кодовых комбинаций, то такой случай также должен быть распознан. Каждая 1-я кодовая комбинация подается по входным шинам 4311

-43dL в соответствующий регистр 63_l. Кодовые комбинации записываются в ячейки регистра 63₁ - 63_L параллельно во времени, но последовательно по разрядам. Вначале будут поданы импульсы на входные шины 4311,4312,4313,...,431L, , затем на входные шины 4321,4322,4323,...,432L, и т.д. до завершающей подачи импульсов кодовых комбинаций по входным шинам 43D1,43D2,43D3,...,43DL, . Параллельно-последовательной записью кодовых комбинаций в регистры 63 обеспечивается последовательное срабатывание во времени дешифраторов состояний 64 и узлов анализа 66.

Алгоритм работы блока определения максимального кода состоит в последовательном анализе параллельных (одноименных) разрядов кодовых комбинаций записанных в регистры 63₁ - 63_L с последовательным выявлением больших по величине кодов в параллельных (одноименных) разрядах, начиная со старшего разряда вплоть до младшего. Причем анализ параллельных разрядов кодовых комбинаций регистров 63 производится как дешифраторами состояний 64, так и узлами анализа 66. Выявление кодовых комбинаций, больших по величине, чем наименьшее, производится первым дешифратором состояний 64¹ и узлами анализа 66¹ - 66^D-1 , причем последний узел анализа 66^D-1 выявляет максимальные (одну или несколько) кодовые комбинации из N, записанные в регистры 63.

Сущность алгоритма работы блока определения максимального кода состоит в следующем. Вначале рассмотрим параллельные старшие разряды a11

-a1L регистров 63. Очевидно, здесь возможны следующие события. Символы всех разрядов a11-a1L равны нулю, символы всех разрядов a11-a1L равны единице, либо имеются символы равные нулю и единице. В первых двух случаях на выходах 7911-791L дешифратора 64¹ должны быть единичные потенциалы, а в третьем случае, единичные потенциалы должны быть на тех выходах 7911-791L, , которые соответствуют по нижнему индексу регистрам 63 в старшие ячейки которых a11-a1L записаны единичные значения разрядов кодов, т.е. логическую функцию, которая определяет сигнал на 1-м выходе 791l первого дешифратора 64¹, можно записать в следующем виде:
.

Для определения сигнала на l-м выходе d-го дешифратора 64^d , исходя из метода математической индукции, можно записать следующую логическую функцию
.

Равенство является достаточным условием, но не обходимым для определения, что в регистре 63_l может быть максимальное число, т.е. дешифраторами 64^d выделяются регистры 63_l , в которых символы a_l равны единице. Первым определяющим состояние l-го выхода 88dl

d-го узла анализа 66^d является событие: чему равно состояние l-го выхода 88d-1l (d-1)-го узла анализа 66^d-1, а для первого узла анализа 66¹ состояние l-го выхода 881l определяется состоянием l-го выхода 791l первого дешифратора 64¹. Вторым определяющим состояние l-го выхода 88dl d-го узла анализа 66^d является событие, определяемое инверсией эквиваленции двух высказываний βdl и некоторой логической функции αdl, , которая определяется выражением:

Причем всегда равна нулю, если Gd-1l либо , либо одна из (L-1) дезъюнкций, входящих в конъюктивную нормальную форму (2), равны нулю.

Функцию определяющую состояние l-го выхода d-го узла анализа 66^d (единицу или ноль на выходе 88dl

), записывается в виде:

Из уравнений (1), (2) и (3) следует, что всегда равно нулю, если либо βdl, , либо Gd1, , либо Gd2 и т.д. до Gd1-1 равны нулю.

С выходов узла анализа 66^D-1 поступает кодовая комбинация GD-1l

, , причем каждый выход 88D-1l соединен со второй группой входов элементов И 651l-65Dl.. Единичный потенциал на выходе 88D-1l позволяет открыть ту группу элементов И 651l-65Dl, , на которую пришел максимальный код с регистра 63_l. Затем максимальная кодовая комбинация поступает на вход элементов ИЛИ 671l-67Dl, , после чего сигнал об индексе максимального кода появляется на одном из выходов 19₁ - 19_L первого блока выдачи максимального кода 18. Тем самым генерируется значение нечеткой переменной, имеющей наибольшее значение степени принадлежности на данном состоянии.

Второй блок определения максимального кода 22 работает так же, как и первый блок определения максимального кода 18, поэтому подробное описание его работы не проводится.

Итак, на выходах 19_l первого блока определения максимального кода 18 будет зафиксирован потенциал, определяющий индекс l нечеткой переменной α₁, , наиболее предпочтительной для текущего состояния. На выходах 23_f второго блока определения максимального кода 22 будет потенциал, определяющий индекс f нечеткой переменной γ_f, , наиболее предпочтительной для текущего состояния.

Технико-экономическую эффективность предлагаемого устройства по отношению к известному (а.с.СССР N 1200297, кл. G 06 F 15/20, 1985), возможно определить из расширения функциональных возможностей, а именно, предлагаемое устройство осуществляет генерацию не только состояний, выходных сигналов, но и лингвистических переменных, заданных на базовых множествах состояний и выходных сигналов. Функции принадлежности нечетких переменных задаются методом экспертного опроса. Функции переходов и выходов автомата задаются в виде рандоминизированных правил.

Если оценить затраты на разработку и изготовление предлагаемого устройства через величину C₁ , затраты на проведение исследований - через величину C₂, то суммарные затраты на решение задачи определим
CI = C₁ + C₂.

При применении известного устройства для решения задач управления необходимы затраты на изготовление специальных дополнительных приборов и проведение натурных экспериментов. Эти затраты определим величиной CN. Отметим, что затраты CN существенно будут превышать величину CI, так как проведение натурных испытаний уже требует значительных экономических расходов.

Изобретение относится к вычислительной технике и системам управления, может быть применено для построения адаптивных нечетких регуляторов для решения задач управления объектами, математическая модель которых априорно не определена, а цель функционирования выражена в нечетких понятиях. Целью изобретения является расширение функциональных возможностей. Вероятностный автомат содержит: первый блок памяти 2, второй блок памяти 3, блок выбора состояний 6, третий блок памяти 7, первый коммутатор 9, блок выбора выходного сигнала 10, второй коммутатор 12, генератор тактовых импульсов 13, первый блок генерации случайного кода 14, второй блок генерации случайного кода 15, четвертый блок памяти 16, первый блок определения максимального кода 18, пятый блок памяти 20, второй блок определения максимального кода 22. 6 з.п. ф-лы, 21 ил.

1. Нечеткий вероятностный автомат, содержащий генератор тактовых импульсов, первый блок генерации случайного кода, блок выбора состояний, блок выбора выходного сигнала, первый, второй и третий блоки памяти и коммутатор, причем M входов группы управляющих входов устройства соединены с M входами первых групп управляющих входов первого блока памяти, входы (N x N x M) групп первых установочных входов устройства соединены соответственно с входами N x N x M групп установочных входов первого блока памяти, N входов групп вторых управляющих входов которого соединены с N выходами группы выходов третьего блока памяти, группа информационных выходов первого блока памяти соединена с входами первой группы информационных входов блока выбора состояний, выход генератора тактовых импульсов - с тактовым входом первого блока генерации случайного кода, K выходов группы выходов которого соединены с K входами второй группы информационных входов блока выбора состояний, отличающийся тем, что в него дополнительно введены второй блок генерации случайного кода, четвертый и пятый блоки памяти, второй коммутатор, первый и второй блоки определения максимального кода, причем входы N x P x M групп установочных входов второго блока памяти соединены с входами N x P x M групп вторых установочных входов устройства, M входов группы первых управляющих входов соединены с M входами группы управляющих входов устройства и M входами группы первых управляющих входов первого блока памяти, N входов группы вторых управляющих входов соединены с N входами группы вторых управляющих входов первого блока памяти, N выходами группы выходов третьего блока памяти и N входами группы управляющих входов первого коммутатора, выходы P групп информационных выходов второго блока памяти соединены с соответствующими входами P групп информационных входов блока выбора выходного сигнала, а тактовый вход второго блока памяти соединен с выходом генератора тактовых импульсов и тактовыми входами первого блока памяти, второго блока генерации случайного кода, N выходов группы информационных выходов блока выбора состояний соединены с соответствующими N входами группы первых информационных входов третьего блока памяти, K выходов группы выходов второго блока генерации случайного кода соединены с K входами группы вторых информационных входов блока выбора выходного сигнала, входы N x L групп информационных входов первого коммутатора соединены с выходами N x L групп информационных выходов четвертого блока памяти, N x L групп информационных входов которого соединены с входами N x L третьих групп установочных входов устройства, выходы L групп информационных выходов первого коммутатора соединены с входами L групп информационных входов первого блока определения максимального кода, выходы группы информационных выходов которого соединены с выходами третьей группы выходов устройства, P выходов группы выходов блока выбора выходных сигналов соединены с P входами группы управляющих входов второго коммутатора, входы P x F групп информационных входов которого соединены с выходами P x F групп информационных выходов пятого блока памяти, входы P x F групп информационных входов которого соединены с входами P x F четвертых групп установочных входов устройства, выходы P групп информационных выходов второго коммутатора соединены с входами F групп информационных входов второго блока определения максимального кода, группы информационных выходов которого соединены с выходами четвертой группы выходов устройства. 2. Автомат по п.1, отличающийся тем, что первый блок памяти содержит регистры, N x M групп элементов И, N x M групп элементов ИЛИ, причем каждые из k входов (i, j, m)-й групп установочных входов соединены с входами записи соответствующих (i, j, m)-х регистров, выходы которых соединены с первыми входами соответствующих элементов (i, j, m)-х групп элементов И, вторые входы элементов И объединены и соединены с тактовым входом блока памяти, третьи входы элементов И каждых из m групп объединены и соединены с m-ми входами группы первых управляющих входов блока, четвертые входы элементов И (im)-й группы объединены и соединены с i-и входом второй группы управляющих входов блока, выходы элементов И - с соответствующими входами N x M групп элементов ИЛИ, выходы которых соединены соответственно с выходами N групп выходов блока. 3. Автомат по п.1, отличающийся тем, что блок выбора состояний содержит N узлов сравнения, N - 1 элементов И, причем k входов j первой группы информационных входов соединения с входами первых групп входов j-х узлов сравнения, одноименные входы вторых групп входов которых объединены и соединены с соответствующими k входами второй группы информационных входов блока, выход первого узла сравнения соединен с первым выходом блока и с первыми инверсными входами элементов И, выходы i-х узлов сравнения соединены с прямыми входами соответствующих (i - 1)-х элементов И и с i-ми инверсными входами i-х элементов И, выходы которых соединены с (i + 1)-ми выходами блока. 4. Автомат по п.1, отличающийся тем, что третий блок памяти содержит N триггеров и N элементов ИЛИ, причем его входы соединены с единичными входами соответствующих триггеров, нулевые входы которых соединены с выходами соответствующих элементов ИЛИ, а единичные выходы соединены с выходами блока и соответствующими входами соответствующих элементов ИЛИ, причем единичный выход i-го триггера соединен с i-м выходом блока и с соответствующими входами (1 - (i - 1) - (i + 1) - N) элементов ИЛИ. 5. Автомат по п.1, отличающийся тем, что блок выбора выходного сигнала содержит P узлов сравнения и P - 1 элементов И, причем k входов p первых групп информационных входов соединены с входами первых групп входов p-х узлов сравнения, одноименные входы вторых групп входов которых объединены и соединены с соответствующими k входами второй группы информационных входов блока, выход первого узла сравнения соединен с первым выходом блока и с первыми инверсными входами элементов И, выходы p-х узлов сравнения соединены с прямыми входами соответствующих (p - 1)-х элементов И и с p-ми инверсными входами p-х элементов И, выходы которых соединены с (p + 1)-ми выходами блока. 6. Автомат по п.1, отличающийся тем, что первый блок генерации случайного кода содержит первый и группу вторых элементов И, кодопреобразователь, причем тактовый вход соединен с инверсным входом первого элемента И и с первыми входами группы вторых элементов И, выходы которых соединены с соответствующими входами кодопреобразователя, выходы которого соединены с выходами блока, выход генератора пуассоновского потока импульсов соединен с прямым входом первого элемента И, выход которого соединен с тактовым входом циклически замкнутого регистра сдвига, разрядные выходы которого соединены с вторыми входами соответствующих вторых элементов И группы. 7. Автомат по п.1, отличающийся тем, что первый блок определения максимального кода содержит L регистров, D дешифраторов, D - 1 узлов анализа, L групп по D элементов И и группу из L элементов ИЛИ, причем l-я группа входов соединены с входами записи l-х регистров, прямые d-е выходы которых соединены с первой группой входов d-х дешифраторов и с первыми входами d-х элементов И l-й группы, первые инверсные выходы l-х регистров соединены с первыми входами второй группы входов l-х дешифраторов, остальные инверсные выходы l-х регистров соединены с входами второй группы входов d-х дешифраторов и с первыми группами входов (d - 1)-х узлов анализа, группа выходов первого дешифратора соединена с второй группой входов первого узла анализа, группы выходов остальных d-х дешифраторов соединены с третьими группами входов d-х узлов анализа выходы d-х узлов анализа соединены с второй группой входов (d + 1)-х узлов анализа, L выходов (d - 1)-го узла анализа соединены с вторыми входами d-х элементов И l-й группы, выходы элементов И l-й группы соединены с входами l-х элементов ИЛИ, выходы которых соединены с l-ми выходами блока определения максимального кода.